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Sistemas Digitales                        FIME – UNICA


                           UNIVERSIDAD NACIONAL “SAN LUIS GONZAGA” DE ICA

                             FACULTAD DE INGENIERÍA MECÁNICA Y ELÉCTRICA

                      ESCUELA ACADÉMICO PROFESIONAL DE INGENIERÍA ELECTRÓNICA




        TERCER LABORATORIO DE SISTEMAS
                  DIGITALES I

I. DATOS GENERALES:



1.1 Facultad           :        FIME
1.2 Escuela            :        Ingeniería Electrónica
1.3 Curso              :        Sistemas Digitales

1.4 Profesor           :        Ing. Jose Uculmana

1.5 Grupo              :        (B)

1.6 Integrante         :        Peves Lozano, Junior Alexis


1.7 Fecha              :        20/07/2008



II. OBJETIVOS:

        Al término de la práctica el alumno deberá ser capaz de:

    -    Utilizar las simplificaciones por el método de Karnaugh, MINTERMS Y
         MAXITERMS
    -    También aprenderá a utilizar las simplificaciones por el algebre de Boole.
    -    Utilizar las compuertas Lógicas ya sean las universales o las demás de solo dos
         compuertas de entrada para las simplificaciones.


III. INSTRUMENTOS, COMPONENTES Y DOCUMENTOS:

         1 fuente de alimentación fija de 5 V.
    -
         1 pinza para manipular circuitos integrados.
    -
         1 pelador de cables.
    -
          CI’s de la familia TTL (Compuertas Lógicas).
    -
         74LS00, 74LS08, 74LS32, 74LS086 y 74LS74
    -
         LED’s de diferentes colores y DISPLAY.
    -
         Resistores de 330 Ω (para los LED’s).
    -




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     IV. INTRODUCCIÓN:

            En este experimento se emplearan el uso de métodos de simplificación como el
     de Karnaugh, de MINTERMS o MAXITERMS, y algunas simplificaciones algebraicas
     como el algebra de Boole, aplicándolas a sistemas con CI’s de la familia TTL
     (Compuertas Lógicas) para implementar circuitos simplificados. De acuerdo a la
     siguiente pregunta:


     Desarrollo:

     Necesitamos un operador que realice suma de números en BCD y nos muestre la salida
     también en BCD, con sus respectivos acarreos de salida y de entrada, tener en cuenta
     que se necesitara una Etapa correctora. Las cantidades a sumar son
     ������������ ������������ ������������ ������������ ������ ������������ ������������ ������������ ������������ , dar a conocer también que el primer acarreo será C0 y así
     sucesivamente con respecto a la unión de los FULL ADDER.

        1) ESPECIFICACIONES DEL SISTEMA

             El objetivo es diseñar un circuito combinacional que acepte cualquier par de
             números(A y B) en BCD de 4 bit y dar como resultado ������������ ������������ ������������ ������������ y su acarreo final:

             a) Se Asignara la suma de números a partir del 000 al 1001 como es en BCD.
             b) Las sumas se harán por medio de Full Adder’s individuales con l objetivo de
             juntar simplemente los acarreos.
             c) La corrección estará dada por una operación de suma de 6(011) que se le dará
             al suma inicial con el cual podremos obtener una suma S’ final.


         2) DETERMINACIÓN DE ENTRADAS Y SALIDAS:

     Podemos decir que:

             El bit MSD es el de A3 y B3.
             El bit LSD es el de A0 y B0.
             Las salidas estarán en S3S2S1S0, siendo estos la primera suma.
             La corrección será Cn el cual será 0110 y se le sumara a S para obtener así una
              suma final y sin error que será asignada en S’3S’2S’1S’0.

             A3      B3                 A2       B2
                                                                     A1       B1
                                                                                                  A0          B0

C4                            C3
                                                       C2
                                                                                    C1                                  C0
                              1
              FA3                         FA2          1
                                                                      FA1           1
                                                                                                    FA0



                         S3                       S2
                                                                               S1
                                                                                                               S0




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     3) TRASLADAR EL COMPORTAMIENTO A UNA TABLA DE VERDAD:


     Esta tabla es para el desarrollo de los FULL ADDDER’S individuales:

                                 m        A B C0             S 0 C1
                                 0         000               00
                                 1         001               01
                                 2         010               01
                                 3         011               10
                                 4         100               01
                                 5         101               10
                                 6         110               10
                                 7         111               11


     4) MINIMIZAR:

                   Para efectuar la simplificación de la función S0 y C1, hacemos uso del
                    mapa de Karnaugh agrupando unos (SOP) y también se hará
                    agrupando ceros (POS).


Para S0 :

                                     ������
                  ������
                                                   S0   = ABC0 + ABC0 + ABC0 + ABC0
                       1                   1
 A
                                                   S0   = AB + AB C0 + AB + AB C0
             1                   1
 A                                                 S0   = A⨁B C0 + A⨁B C0
                           ������0
            ������0                           ������0      S0   = A⨁B ⨁C0


Para C1:

                                     ������
                  ������
                                                   C1 = AC0 + BC0 + AB
                                 1
 A
                                                   C1 = C0 A + B + AB
                       1         1         1
 A
                           ������0
            ������0                           ������0

Para S0 :

                  ������                 ������
                                 0
             0
 A
                       0                   0
 A
            ������0                           ������0
                        ������0


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S0 = A + B + C0 A + B + C0 A + B + C0 A + B + C0
S0 = AA + BA + C0 A + AB + BB + C0 B + AC0 + BC0 + C0 C0
 AA + BA + C0 A + AB + BB + C0 B + AC0 + BC0 + C0 C0
S0 = AB + AB C0 + AB + AB C0
S0 = A⨁B C0 + A⨁B C0
S0 = A⨁B ⨁C0


Para C1:

                 ������             ������
                                          C1 = B + C0 A + C0 A + C0
             0        0               o
    A
                                          C1 = BA + C0 A + BC0 + C0 C0 A + C0
             0
    A                                             BAA + C0 AA + BC0 A + AC0 C0
                                          C1 =
                          ������0
            C0                        Co
                                               +BAC0 + C0 C0 A + BC0 C0 + C0 C0 C0
                                     C1 = AC0 + BC0 + AB
                                     C1 = C0 A + B + AB

Para la simplificación se tomo en cuenta que varias expresiones coincidían con la
compuerta XOR y una multiplicación se repetía, por lo tanto se desarrollo la
simplificación de la siguiente manera:


                                          S0 = A⨁B ⨁C0

                                     C1 = C0 A + B + AB
   En formato ABEL –HDL sería de la siguiente manera :

    S0 = (A $ B) $ C0                      C1 = C0 (A # B) # (A&B)

 Forma Canoníca :


        S0 = ∑ m (1, 2, 4, 7)

        C1 = ∑ m (3, 5, 6, 7)



        S0 = ∏ m (0, 3, 5, 6)

        C1 = ∏ m (0, 1, 2, 4)




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     5) DIAGRAMA ESQUEMÁTICO

         De manera que para el ahorro y minúsculo espacio que debería ocupar en
         alguna placa el circuito desarrollado utilizamos compuertas universales y la
         compuerta necesaria para los resultados finales(XOR), el esquema dibujado
         abajo presenta el orden, nombre de cada componente y la manera con la que
         el problema fue resulto.




         a)                                   b)




     6) COSTO:
                                     PRECIO UNITARIO

a)

                   (1) CI 74LS00           S/. 0.80                    S/. 0.80
                   (1) CI 74L86            S/. 0.80                    S/. 0.80

b)

                   (1) CI 74LS08           S/. 0.80                    S/. 0.80
                   (1) CI 74L32            S/. 0.80                    S/. 0.80
                   (1) CI 74L86            S/. 0.80                    S/. 0.80




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Podemos juntar cuatro full addres y así construir nuestro sumador de 4 bit’s,
pero al tener en cuenta sumas con resultados mayores que 10, tendremos que
corregirlas. Y pues para eso necesitamos nuestra etapa correctora:



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    7) ETAPA CORRECTORA:

         Desarrollo:

         Para esta etapa tendremos que darnos cuenta del el error y corregir con una
         suma adicional el cual será seis (0110) que ayudara para obtener la suma
         correcta.

         Las ecuaciones a realizar son de acuerdo a un bit el cual tomara forma de 0110
         (������′������ ������′������ ������′������ ������′������ ) cuando lo sumemos con el resultado inicial (������������ ������������ ������������ ������������ ) y
         obtendremos ������′������ ������′������ ������′������ ������′������

    A) ESPECIFICACIONES DEL SISTEMA

        El objetivo es diseñar un circuito combinacional que acepte cualquier par de
        números(S y B = 0110) en BCD de 4 bit y dar como resultado la suma correcta
        ������′������ ������′������ ������′������ ������′������ y su acarreo final:

        a) Se formulara las respuestas después de resultados mayores o iguales a 10.
        b) Se asignara como un si corregir “1” y no corregir el “0”.
        c) El resultado será ������′������ ������′������ ������′������ ������′������.

    b) DETERMINACIÓN DE ENTRADAS Y SALIDAS:

Podemos decir que:

        El bit MSD es el de S3 y B’3(que en este caso será cero).
        El bit LSD es el de S0 y B’0. (que en este caso será cero).
        Las salidas estarán en S’3S’2S’1S’0, siendo estos la suma corregida.
        La corrección será Cn el cual será 0110 y se le sumara a S para obtener así una
         suma final y sin error que será asignada en S’3S’2S’1S’0.

                                                           A3A2A1A0
                                           B3B2B1B0

                                                           A0
                                                                      C0
                                                           A0
                                            4 Full Adder
                          C4


                        Circuito

                       Corrector


                                       B’3B’2B’1B’0   S3S2S1S0
                                                                           C’0 Este acarreo
                                                                           pertenece al anterior
                                                       A0
                                         0110
                           C’4                  4 Full Adder               Full Adder (si existiera)
                                                       A0



                                                      S’3S’2S’1S’0

                                                      A0
Jr Pvs 0020051209
                                                                                                          7
                                                      A0
Sistemas Digitales                    FIME – UNICA



    c) TRASLADAR EL COMPORTAMIENTO A UNA TABLA DE VERDAD:


    Esta tabla es para el desarrollo de solo el B individual como resultado para ser
    sumado a S:

                                              B
                         m C4 S3S2S1S0               C’4 S’3S’2S’1S’0
                                              0
                         0  0 0000                      0 0000
                                              0
                         1  0 0001                      0 0001
                                              0
                         2  0 0010                      0 0010
                                              0
                         3  0 0011                      0 0011
                                              0
                         4  0 0100                      0 0100
                                              0
                         5  0 0101                      0 0101
                                              0
                         6  0 0110                      0 0110
                                              0
                         7  0 0111                      0 0111
                                              0
                         8  0 1000                      0 1000
                                              0
                         9  0 1001                      0 1001
                                              1
                         10 0 1010                      1 0000
                                              1
                         11 0 1011                      1 0001
                                              1
                         12 0 1100                      1 0010
                                              1
                         13 0 1101                      1 0011
                                              1
                         14 0 1110                      1 0100
                                              1
                         15 0 1111                      1 0101
                                              1
                         16 1 0000                      1 0110
                                              1
                         17 1 0001                      1 0111
                                              1
                         18 1 0010                      1 1000
                                              1
                         19  1 011                      1 1001
                                              *
                          *     *                           *
                                              *
                          *     *                           *
                                              *
                          *     *                           *




Jr Pvs 0020051209
                                                                                       8
Sistemas Digitales                              FIME – UNICA




     d) MINIMIZAR:

                   Para efectuar la simplificación de la función S0 y C1, hacemos uso del
                    mapa de Karnaugh agrupando unos (SOP) y también se hará
                    agrupando ceros (POS).

Para B :


                                      S1
                    S1
                                                 S2
    S3                                                                 ������ = ������������ + ������3 ������2 + ������3 ������1

                                                 S2                    ������ = ������������ + ������3 ������2 + ������1
                                  1
               1         1                 1
    S3
                                  1        1     S2
                             S0
             S0                            S0
Para B :


                    S1                S1
                                                 S2
              0          0        0        0
    S3                                                                 ������ = ������������ + ������3 ������2 + ������1
               0         0        0        0
                                                 S2                    ������ = ������������ + ������3 ������2 + ������1
    S3
                                                 S2
               0         0

             S0                            S0
                             S0
Como los resultados anteriores son iguales y no existe otra manera de simplificarlos se
dejo como están:

                                           ������ = ������������ + ������3 ������2 + ������1

   En formato ABEL –HDL sería de la siguiente manera :

           B = C4 # S3 & (S2 # S1)

 Forma Canoníca :

           B=C4 + ∑ m (10, 11, 12, 13, 14, 15)

           B= C4 + ∏ m (1, 2, 3, 4, 5, 6, 7, 8, 9)




Jr Pvs 0020051209
                                                                                                       9
Sistemas Digitales                    FIME – UNICA


     e) DIAGRAMA ESQUEMÁTICO

         De manera que para el ahorro y minúsculo espacio que debería ocupar en
         alguna placa el circuito desarrollado utilizamos compuertas universales y la
         compuerta necesaria para los resultados finales(XOR), el esquema dibujado
         abajo presenta el orden, nombre de cada componente y la manera con la que
         el problema fue resulto.




a)




Jr Pvs 0020051209
                                                                                        10
Sistemas Digitales                  FIME – UNICA




     b)




     f)   COSTO:
                                    PRECIO UNITARIO

a)

                   (9) CI 74LS00        S/. 0.80     S/.7.20
                   (7) CI 74L86         S/. 0.80     S/. 5.60
                                                      S/. 12.80

b)

                   (4) CI 74LS08        S/. 0.80     S/. 3.20
                   (2) CI 74L32         S/. 0.80     S/. 1.60
                   (4) CI 74L86         S/. 0.80     S/. 3.20
                                                      S/. 8.00




Jr Pvs 0020051209
                                                                  11
Sistemas Digitales                 FIME – UNICA


V. CONCLUSIONES:

       Como conclusiones finales podemos decir que las simplificaciones usadas en
este laboratorio son importantes pues ayudan a facilitar la conversión de códigos
binarios (BCD) y la idea de poder usar este tipo de simplificaciones y códigos para
poder transmitir o convertir funciones en sumas de dos números sin límite pues estos
sistemas pueden unirse a otros y así ser de mayor resultado al punto de poder sumar

9999 + 999.

       Las simplificaciones algebraicas y simplificaciones por el método de Karnaugh
son muy importantes pues ayudan de una muy buena manera para la reducción y el
objetivo de usar menos compuertas lógicas y de esta manera minimizar el costo de la
producción y fabricación del proyecto, aunque en nuestro caso se prefirió usar
compuertas como el 08 y el 32 para realizar menos gastos.




Jr Pvs 0020051209
                                                                                       12
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Jr Pvs 0020051209
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a)




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Sistemas Digitales   FIME – UNICA


b)




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3er Laboratorio De Sistemas Digitales

  • 1. Sistemas Digitales FIME – UNICA UNIVERSIDAD NACIONAL “SAN LUIS GONZAGA” DE ICA FACULTAD DE INGENIERÍA MECÁNICA Y ELÉCTRICA ESCUELA ACADÉMICO PROFESIONAL DE INGENIERÍA ELECTRÓNICA TERCER LABORATORIO DE SISTEMAS DIGITALES I I. DATOS GENERALES: 1.1 Facultad : FIME 1.2 Escuela : Ingeniería Electrónica 1.3 Curso : Sistemas Digitales 1.4 Profesor : Ing. Jose Uculmana 1.5 Grupo : (B) 1.6 Integrante : Peves Lozano, Junior Alexis 1.7 Fecha : 20/07/2008 II. OBJETIVOS: Al término de la práctica el alumno deberá ser capaz de: - Utilizar las simplificaciones por el método de Karnaugh, MINTERMS Y MAXITERMS - También aprenderá a utilizar las simplificaciones por el algebre de Boole. - Utilizar las compuertas Lógicas ya sean las universales o las demás de solo dos compuertas de entrada para las simplificaciones. III. INSTRUMENTOS, COMPONENTES Y DOCUMENTOS: 1 fuente de alimentación fija de 5 V. - 1 pinza para manipular circuitos integrados. - 1 pelador de cables. - CI’s de la familia TTL (Compuertas Lógicas). - 74LS00, 74LS08, 74LS32, 74LS086 y 74LS74 - LED’s de diferentes colores y DISPLAY. - Resistores de 330 Ω (para los LED’s). - Jr Pvs 0020051209 1
  • 2. Sistemas Digitales FIME – UNICA IV. INTRODUCCIÓN: En este experimento se emplearan el uso de métodos de simplificación como el de Karnaugh, de MINTERMS o MAXITERMS, y algunas simplificaciones algebraicas como el algebra de Boole, aplicándolas a sistemas con CI’s de la familia TTL (Compuertas Lógicas) para implementar circuitos simplificados. De acuerdo a la siguiente pregunta: Desarrollo: Necesitamos un operador que realice suma de números en BCD y nos muestre la salida también en BCD, con sus respectivos acarreos de salida y de entrada, tener en cuenta que se necesitara una Etapa correctora. Las cantidades a sumar son ������������ ������������ ������������ ������������ ������ ������������ ������������ ������������ ������������ , dar a conocer también que el primer acarreo será C0 y así sucesivamente con respecto a la unión de los FULL ADDER. 1) ESPECIFICACIONES DEL SISTEMA El objetivo es diseñar un circuito combinacional que acepte cualquier par de números(A y B) en BCD de 4 bit y dar como resultado ������������ ������������ ������������ ������������ y su acarreo final: a) Se Asignara la suma de números a partir del 000 al 1001 como es en BCD. b) Las sumas se harán por medio de Full Adder’s individuales con l objetivo de juntar simplemente los acarreos. c) La corrección estará dada por una operación de suma de 6(011) que se le dará al suma inicial con el cual podremos obtener una suma S’ final. 2) DETERMINACIÓN DE ENTRADAS Y SALIDAS: Podemos decir que:  El bit MSD es el de A3 y B3.  El bit LSD es el de A0 y B0.  Las salidas estarán en S3S2S1S0, siendo estos la primera suma.  La corrección será Cn el cual será 0110 y se le sumara a S para obtener así una suma final y sin error que será asignada en S’3S’2S’1S’0. A3 B3 A2 B2 A1 B1 A0 B0 C4 C3 C2 C1 C0 1 FA3 FA2 1 FA1 1 FA0 S3 S2 S1 S0 Jr Pvs 0020051209 2
  • 3. Sistemas Digitales FIME – UNICA 3) TRASLADAR EL COMPORTAMIENTO A UNA TABLA DE VERDAD: Esta tabla es para el desarrollo de los FULL ADDDER’S individuales: m A B C0 S 0 C1 0 000 00 1 001 01 2 010 01 3 011 10 4 100 01 5 101 10 6 110 10 7 111 11 4) MINIMIZAR:  Para efectuar la simplificación de la función S0 y C1, hacemos uso del mapa de Karnaugh agrupando unos (SOP) y también se hará agrupando ceros (POS). Para S0 : ������ ������ S0 = ABC0 + ABC0 + ABC0 + ABC0 1 1 A S0 = AB + AB C0 + AB + AB C0 1 1 A S0 = A⨁B C0 + A⨁B C0 ������0 ������0 ������0 S0 = A⨁B ⨁C0 Para C1: ������ ������ C1 = AC0 + BC0 + AB 1 A C1 = C0 A + B + AB 1 1 1 A ������0 ������0 ������0 Para S0 : ������ ������ 0 0 A 0 0 A ������0 ������0 ������0 Jr Pvs 0020051209 3
  • 4. Sistemas Digitales FIME – UNICA S0 = A + B + C0 A + B + C0 A + B + C0 A + B + C0 S0 = AA + BA + C0 A + AB + BB + C0 B + AC0 + BC0 + C0 C0 AA + BA + C0 A + AB + BB + C0 B + AC0 + BC0 + C0 C0 S0 = AB + AB C0 + AB + AB C0 S0 = A⨁B C0 + A⨁B C0 S0 = A⨁B ⨁C0 Para C1: ������ ������ C1 = B + C0 A + C0 A + C0 0 0 o A C1 = BA + C0 A + BC0 + C0 C0 A + C0 0 A BAA + C0 AA + BC0 A + AC0 C0 C1 = ������0 C0 Co +BAC0 + C0 C0 A + BC0 C0 + C0 C0 C0 C1 = AC0 + BC0 + AB C1 = C0 A + B + AB Para la simplificación se tomo en cuenta que varias expresiones coincidían con la compuerta XOR y una multiplicación se repetía, por lo tanto se desarrollo la simplificación de la siguiente manera: S0 = A⨁B ⨁C0 C1 = C0 A + B + AB  En formato ABEL –HDL sería de la siguiente manera : S0 = (A $ B) $ C0 C1 = C0 (A # B) # (A&B)  Forma Canoníca : S0 = ∑ m (1, 2, 4, 7) C1 = ∑ m (3, 5, 6, 7) S0 = ∏ m (0, 3, 5, 6) C1 = ∏ m (0, 1, 2, 4) Jr Pvs 0020051209 4
  • 5. Sistemas Digitales FIME – UNICA 5) DIAGRAMA ESQUEMÁTICO De manera que para el ahorro y minúsculo espacio que debería ocupar en alguna placa el circuito desarrollado utilizamos compuertas universales y la compuerta necesaria para los resultados finales(XOR), el esquema dibujado abajo presenta el orden, nombre de cada componente y la manera con la que el problema fue resulto. a) b) 6) COSTO: PRECIO UNITARIO a)  (1) CI 74LS00 S/. 0.80 S/. 0.80  (1) CI 74L86 S/. 0.80 S/. 0.80 b)  (1) CI 74LS08 S/. 0.80 S/. 0.80  (1) CI 74L32 S/. 0.80 S/. 0.80  (1) CI 74L86 S/. 0.80 S/. 0.80 Jr Pvs 0020051209 5
  • 6. Sistemas Digitales FIME – UNICA Podemos juntar cuatro full addres y así construir nuestro sumador de 4 bit’s, pero al tener en cuenta sumas con resultados mayores que 10, tendremos que corregirlas. Y pues para eso necesitamos nuestra etapa correctora: Jr Pvs 0020051209 6
  • 7. Sistemas Digitales FIME – UNICA 7) ETAPA CORRECTORA: Desarrollo: Para esta etapa tendremos que darnos cuenta del el error y corregir con una suma adicional el cual será seis (0110) que ayudara para obtener la suma correcta. Las ecuaciones a realizar son de acuerdo a un bit el cual tomara forma de 0110 (������′������ ������′������ ������′������ ������′������ ) cuando lo sumemos con el resultado inicial (������������ ������������ ������������ ������������ ) y obtendremos ������′������ ������′������ ������′������ ������′������ A) ESPECIFICACIONES DEL SISTEMA El objetivo es diseñar un circuito combinacional que acepte cualquier par de números(S y B = 0110) en BCD de 4 bit y dar como resultado la suma correcta ������′������ ������′������ ������′������ ������′������ y su acarreo final: a) Se formulara las respuestas después de resultados mayores o iguales a 10. b) Se asignara como un si corregir “1” y no corregir el “0”. c) El resultado será ������′������ ������′������ ������′������ ������′������. b) DETERMINACIÓN DE ENTRADAS Y SALIDAS: Podemos decir que:  El bit MSD es el de S3 y B’3(que en este caso será cero).  El bit LSD es el de S0 y B’0. (que en este caso será cero).  Las salidas estarán en S’3S’2S’1S’0, siendo estos la suma corregida.  La corrección será Cn el cual será 0110 y se le sumara a S para obtener así una suma final y sin error que será asignada en S’3S’2S’1S’0. A3A2A1A0 B3B2B1B0 A0 C0 A0 4 Full Adder C4 Circuito Corrector B’3B’2B’1B’0 S3S2S1S0 C’0 Este acarreo pertenece al anterior A0 0110 C’4 4 Full Adder Full Adder (si existiera) A0 S’3S’2S’1S’0 A0 Jr Pvs 0020051209 7 A0
  • 8. Sistemas Digitales FIME – UNICA c) TRASLADAR EL COMPORTAMIENTO A UNA TABLA DE VERDAD: Esta tabla es para el desarrollo de solo el B individual como resultado para ser sumado a S: B m C4 S3S2S1S0 C’4 S’3S’2S’1S’0 0 0 0 0000 0 0000 0 1 0 0001 0 0001 0 2 0 0010 0 0010 0 3 0 0011 0 0011 0 4 0 0100 0 0100 0 5 0 0101 0 0101 0 6 0 0110 0 0110 0 7 0 0111 0 0111 0 8 0 1000 0 1000 0 9 0 1001 0 1001 1 10 0 1010 1 0000 1 11 0 1011 1 0001 1 12 0 1100 1 0010 1 13 0 1101 1 0011 1 14 0 1110 1 0100 1 15 0 1111 1 0101 1 16 1 0000 1 0110 1 17 1 0001 1 0111 1 18 1 0010 1 1000 1 19 1 011 1 1001 * * * * * * * * * * * * Jr Pvs 0020051209 8
  • 9. Sistemas Digitales FIME – UNICA d) MINIMIZAR:  Para efectuar la simplificación de la función S0 y C1, hacemos uso del mapa de Karnaugh agrupando unos (SOP) y también se hará agrupando ceros (POS). Para B : S1 S1 S2 S3 ������ = ������������ + ������3 ������2 + ������3 ������1 S2 ������ = ������������ + ������3 ������2 + ������1 1 1 1 1 S3 1 1 S2 S0 S0 S0 Para B : S1 S1 S2 0 0 0 0 S3 ������ = ������������ + ������3 ������2 + ������1 0 0 0 0 S2 ������ = ������������ + ������3 ������2 + ������1 S3 S2 0 0 S0 S0 S0 Como los resultados anteriores son iguales y no existe otra manera de simplificarlos se dejo como están: ������ = ������������ + ������3 ������2 + ������1  En formato ABEL –HDL sería de la siguiente manera : B = C4 # S3 & (S2 # S1)  Forma Canoníca : B=C4 + ∑ m (10, 11, 12, 13, 14, 15) B= C4 + ∏ m (1, 2, 3, 4, 5, 6, 7, 8, 9) Jr Pvs 0020051209 9
  • 10. Sistemas Digitales FIME – UNICA e) DIAGRAMA ESQUEMÁTICO De manera que para el ahorro y minúsculo espacio que debería ocupar en alguna placa el circuito desarrollado utilizamos compuertas universales y la compuerta necesaria para los resultados finales(XOR), el esquema dibujado abajo presenta el orden, nombre de cada componente y la manera con la que el problema fue resulto. a) Jr Pvs 0020051209 10
  • 11. Sistemas Digitales FIME – UNICA b) f) COSTO: PRECIO UNITARIO a)  (9) CI 74LS00 S/. 0.80 S/.7.20  (7) CI 74L86 S/. 0.80 S/. 5.60 S/. 12.80 b)  (4) CI 74LS08 S/. 0.80 S/. 3.20  (2) CI 74L32 S/. 0.80 S/. 1.60  (4) CI 74L86 S/. 0.80 S/. 3.20 S/. 8.00 Jr Pvs 0020051209 11
  • 12. Sistemas Digitales FIME – UNICA V. CONCLUSIONES: Como conclusiones finales podemos decir que las simplificaciones usadas en este laboratorio son importantes pues ayudan a facilitar la conversión de códigos binarios (BCD) y la idea de poder usar este tipo de simplificaciones y códigos para poder transmitir o convertir funciones en sumas de dos números sin límite pues estos sistemas pueden unirse a otros y así ser de mayor resultado al punto de poder sumar 9999 + 999. Las simplificaciones algebraicas y simplificaciones por el método de Karnaugh son muy importantes pues ayudan de una muy buena manera para la reducción y el objetivo de usar menos compuertas lógicas y de esta manera minimizar el costo de la producción y fabricación del proyecto, aunque en nuestro caso se prefirió usar compuertas como el 08 y el 32 para realizar menos gastos. Jr Pvs 0020051209 12
  • 13. Sistemas Digitales FIME – UNICA Jr Pvs 0020051209 13
  • 14. Sistemas Digitales FIME – UNICA Jr Pvs 0020051209 14
  • 15. Sistemas Digitales FIME – UNICA Jr Pvs 0020051209 15
  • 16. Sistemas Digitales FIME – UNICA a) Jr Pvs 0020051209 16
  • 17. Sistemas Digitales FIME – UNICA b) Jr Pvs 0020051209 17