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Segmentación de cauce

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Segmentación y cauce

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Segmentación de cauce

  1. 1. UUnniivveerrssiiddaadd ddee OOvviieeddoo Area de Arquitectura y Tecnología de Computadores Arquitectura y Tecnología de Computadores (09/10) 17 Riesgos en la Segmentación · Tipos de riesgos · Soluciones · Rendimiento real teniendo en cuenta los riesgos · Ejemplo de procesador segmentado sencillo · Riesgos Estructurales. Causas · Riesgos por Dependencias de Datos. Tipos y soluciones · Riesgos de Control. Tipos y soluciones Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
  2. 2. UUnniivveerrssiiddaadd ddee OOvviieeddoo Area de Arquitectura y Tecnología de Computadores Arquitectura y Tecnología de Computadores (09/10) 18 Tipos de Riesgos · Riesgos Estructurales Conflictos en el uso de los recursos del cauce segmentado por parte de las multiples instrucciones cuya ejecución se solapa (recursos insuficientemente replicados o UF no segmentadas) · Riesgos por Dependencias de Datos Problemas derivados de dependencias entre instrucciones cuya ejecución se solapa · Riesgos de Control Problemas derivados de las instrucciones de control de flujo, debido al desconocimiento temporal de la siguiente instrucción a ejecutar Consecuencias a minimizar: Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
  3. 3. UUnniivveerrssiiddaadd ddee OOvviieeddoo Area de Arquitectura y Tecnología de Computadores Arquitectura y Tecnología de Computadores (09/10) 19 Soluciones Tendencia Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
  4. 4. UUnniivveerrssiiddaadd ddee OOvviieeddoo Area de Arquitectura y Tecnología de Computadores Arquitectura y Tecnología de Computadores (09/10) 20 Rendimiento real teniendo en cuenta los riesgos G = Profundidad Segmentación = Ciclos Detención por Instrucción = * Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
  5. 5. UUnniivveerrssiiddaadd ddee OOvviieeddoo Area de Arquitectura y Tecnología de Computadores Arquitectura y Tecnología de Computadores (09/10) 21 Ejemplo de procesador segmentado sencillo Procesador segmentado lineal de 5 etapas (MIPS R3000) BUS D-L EJE MEM ESC Etapas: BUS Busqueda de Instrucción D-L Decodificación y Lectura de Registros EJE Ejecución en la ALU (operación + calculo de direcciones) MEM Acceso a Memoria (lectura o escritura) ESC Escritura en Registro Todas las instrucciones tardan el mismo tiempo y atraviesan todas las etapas (las utilicen o no) Arquitectura de Carga/Almacenamiento (el resto de instrucciones opera sobre registros) Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
  6. 6. UUnniivveerrssiiddaadd ddee OOvviieeddoo Area de Arquitectura y Tecnología de Computadores Arquitectura y Tecnología de Computadores (09/10) 22 Ejemplo de procesador segmentado sencillo Ciclo de Reloj 1 2 3 4 5 6 7 8 9 ... Instrucción i BUS D-L EJE MEM ESC Instrucción i+1 BUS D-L EJE MEM ESC Instrucción i+2 BUS D-L EJE MEM ESC Instrucción i+3 BUS D-L EJE MEM ESC Instrucción i+4 BUS D-L EJE MEM ESC Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
  7. 7. UUnniivveerrssiiddaadd ddee OOvviieeddoo Area de Arquitectura y Tecnología de Computadores Arquitectura y Tecnología de Computadores (09/10) 23 Riesgos Estructurales · Causas: Recursos insuficientes: los recursos no se han replicado lo suficiente como para permitir la ejecución solapada de todas las combinaciones de instrucciones sin dar lugar a pérdida de ciclos Unidades Funcionales no segmentadas: no es posible iniciar una secuencia de instrucciones en la que varias consecutivas utilicen esa unidad funcional sin esperas y por tanto pérdida de ciclos Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
  8. 8. UUnniivveerrssiiddaadd ddee OOvviieeddoo Area de Arquitectura y Tecnología de Computadores Arquitectura y Tecnología de Computadores (09/10) 24 Riesgos por recursos insuficientes · Requerimientos: En cada ciclo debe efectuarse ... lectura de una instrucción lectura o escritura de un dato lectura del contenido de dos registros escritura de un registro operación de ALU y cálculo del nuevo valor del PC (en la etapa BUS) Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
  9. 9. UUnniivveerrssiiddaadd ddee OOvviieeddoo Area de Arquitectura y Tecnología de Computadores Arquitectura y Tecnología de Computadores (09/10) 25 1 2 3 4 5 6 7 8 9 ... BUS D-L EJE MEM ESC BUS D-L EJE MEM ESC BUS D-L EJE MEM ESC 1 2 3 4 5 6 7 8 9 ... BUS D-L EJE MEM ESC BUS D-L EJE MEM ESC BUS D-L MEM ESC D-L EJE MEM BUS D-L EJE MEM Ciclo de Reloj Carga/Almac. Instrucción i+1 Instrucción i+2 Instrucción i+3 Instrucción i+4 EJE BUS Ciclo de Reloj Instrucción i+1 Instrucción i+2 Instrucción i+3 Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares ESC ESC Riesgos por recursos insuficientes BUS D-L EJE MEM D-L EJE MEM ESC No Carga/Alm. Instrucción i+4 ESC BUS
  10. 10. UUnniivveerrssiiddaadd ddee OOvviieeddoo Area de Arquitectura y Tecnología de Computadores Arquitectura y Tecnología de Computadores (09/10) Riesgos por Unidades Funcionales no segmentadas 26 D-L UF1 MEM UF21 UF22 D-L UF1 MEM UF2 Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
  11. 11. UUnniivveerrssiiddaadd ddee OOvviieeddoo Area de Arquitectura y Tecnología de Computadores Arquitectura y Tecnología de Computadores (09/10) Riesgos por Unidades Funcionales no segmentadas 27 D-L UF1 MEM UF2 No se pueden soportar 2 instrucciones que necesiten UF2 en 2 ciclos consecutivos La frecuencia de instrucciones que puede soportar la unidad no segmentada está limitada: Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares fmax = fmax =

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