1. ARSITEKTUR KOMPUTER
PIPE LINE dan RISC
Pertemuan Ke: V
Pipelining
Tujuan :
• Pencapaian performa tinggi komputer
merupakan salah satu tujuan utama seorang
arsitek komputer.
• Penyediaan teknik overlap dan paralelisme dalam
komputer merupakan suatu teknik standar untuk
meningkatkan performa komputer.
• Teknik lain yang digunakan adalah multiprosesor
dalam sebuah sistem komputer.
• Desain unit kontrol menjadi kompleks karena
beberapa datapath beroperasi secara simultan.
10/30/2012
Minggu Ke V (lima)
Pertemuan Ke: V [Pipe Line dan RISC]
2
1

2. Pipe Lining
Pipelining
• Pemrosesan paralel (parallel processing)
adalah istilah yang digunakan untuk
menyatakan kelompok besar dari teknik yang
menyediakan tugas pemrosesan data secara
simultan (serentak). Kegunaannya untuk
mendapatkan peningkatan kecepatan
komputasional sehingga keluaran
(throughput) dari kenerja sistem komputer
akan sangat tinggi. Pemrosesan paralel dapat
dilihat dari berbagai tingkat kompleksitas.
10/30/2012
Pertemuan Ke: V [Pipe Line dan RISC]
3
• Pemrosesan paralel (parallel processing)
adalah istilah yang digunakan untuk
menyatakan kelompok besar dari teknik yang
menyediakan tugas pemrosesan data secara
simultan (serentak). Kegunaannya untuk
mendapatkan peningkatan kecepatan
komputasional sehingga keluaran
(throughput) dari kenerja sistem komputer
akan sangat tinggi. Pemrosesan paralel dapat
dilihat dari berbagai tingkat kompleksitas.
10/30/2012
Minggu Ke V (lima)
Pertemuan Ke: V [Pipe Line dan RISC]
4
2

3. • Pada tingkatan yang lebih tinggi, dapat dilihat
dari berbagai unit fungsional yang menampilkan
operasi yang identik maupun berbeda secara
simultan/serempak. Pada pemrosesan paralel
dipastikan adanya pendistribusian data di antara
berbagai unit-unit fungsional.
• Pipelining dapat dilihat dari 3 sisi yaitu:
– Pipeline processing
– Vector processing
– Array processors
10/30/2012
Pertemuan Ke: V [Pipe Line dan RISC]
5
Pipelining
• Pipelining adalah teknik pemecahan satu
pekerjaan/ tugas menjadi beberapa subtugas,
dan mengeksekusi sub-tugas tersebut secara
bersamaan/ paralel dalam unit-unit multi
hardware atau segmen-segmen
10/30/2012
Minggu Ke V (lima)
Pertemuan Ke: V [Pipe Line dan RISC]
6
3

4. Pipelining (lanjutan ,,,
Jadi pipelining adalah teknik dekomposisi sebuah
proses sekuensial ke dalam beberapa suboperasi,
dimana tiap subproses dieksekusi dalam segemen
operasi konkuren dengan seluruh segmen.
Misalnya untuk operasi Ai * Bi + Ci untuk I =1,2,3,….,7.
Sub operasi dapat terjadi:
R1  Ai , R2  Bi
memasukan data A dan B
R3  R1 * R2. R4  Ci perkalian dan input C
R5  R3 + R4
menambah C sebagai produk
10/30/2012
Pertemuan Ke: V [Pipe Line dan RISC]
7
Pipelining
• Secara sederhana pengolahan instruksi ada 2 (dua) tahapan yaitu:
– Pengambilan instruksi dan
– Pengeksekusian
instruksi
Instruksi
Ambil
Pandangan
Sederhana
Tunggu
Instruk
si
Ambil
Instruk
si
Minggu Ke V (lima)
Ekseku
si
Alamat
Baru
Tunggu
Instruksi
Buan
g
10/30/2012
Hasil
Hasil
Eksekusi
Pandangan Lebih Rinci
Pertemuan Ke: V [Pipe Line dan RISC]
8
4

5. Pipeline memiliki dua tahapan yang independen :
• Tahap pertama mengambil instruksi dan
membufferkannya. Ketika tahap kedua bebas, tahap
pertama mengirimkan instruksi yang dibufferkan
tersebut.
• Pada saat tahap kedua sedang mengeksekusi
instruksi, tahap pertama memanfaatkan siklus
memori yang tidak dipakai untuk mengambil dan
membufferkan instruksi berikutnya, proses ini
disebut Instruction Prefetch atau Fetch Overlap
• Proses ini akan mempercepat eksekusi instruksi
• Apabila tahapan pengambilan dan eksekusi
memerlukan waktu yang sama, maka siklus instruksi
akan berkurang menjadi separuhnya
10/30/2012
Pertemuan Ke: V [Pipe Line dan RISC]
9
Pipeline Analogy
10/30/2012
Minggu Ke V (lima)
Pertemuan Ke: V [Pipe Line dan RISC]
10
5

6. Pipeline Analogy (lanjutan …!
10/30/2012
Pertemuan Ke: V [Pipe Line dan RISC]
11
Pipeline Analogy (lanjutan …!
10/30/2012
Minggu Ke V (lima)
Pertemuan Ke: V [Pipe Line dan RISC]
12
6

7. 10/30/2012
Pertemuan Ke: V [Pipe Line dan RISC]
13
Fundamental Execution Cycle
10/30/2012
Minggu Ke V (lima)
Pertemuan Ke: V [Pipe Line dan RISC]
14
7

8. 10/30/2012
15
10/30/2012
Minggu Ke V (lima)
Pertemuan Ke: V [Pipe Line dan RISC]
Pertemuan Ke: V [Pipe Line dan RISC]
16
8

9. Tahapan Instruksi :
•IF : Instruction Fetch
EX : exedcution
•ID : Instruction Decode WB : Write back
•OP : Operand Fetch
Stage 1
Stage 2
Stage 3
Stage4
Stage 5
IF
ID
OF
EX
WB
10/30/2012
Pertemuan Ke: V [Pipe Line dan RISC]
17
TIME
I1
I2
I3
I4
I5
I6
I7
10/30/2012
Minggu Ke V (lima)
t1
IF
t2
ID
IF
t3
OF
ID
IF
t4
EX
OF
ID
IF
t5
WB
EX
OF
ID
IF
t6
WB
EX
OF
ID
IF
t7
t8
t9
t10
t11
WB
EX
OF
ID
IF
WB
EX
OF
ID
WB
EX
OF
WB
EX
WB
Pertemuan Ke: V [Pipe Line dan RISC]
18
9

10. Keuntungan penerapan pipelining
• Tujuan yg ingin dicapai dlm pipeline adalah untuk
meningkatkan throughput. (the number of instructions
complete per unit of time - but it is not reduce the
execution time of an individual instruction)
• Waktu yg digunakan untuk eksekusi setiap tugas sama
dengan waktu yg digunakan untuk satu eksekusi
nonpipeline.
• Tetapi karena eksekusi tugas yg berurutan dilakukan
secara bersamaan, maka jumlah tugas yg dapat
dieksekusi dlm suatu waktu yg disediakan lebih tinggi
• Hardware pipeline menyediakan throughput yang lebih
baik dibandingkan dgn hardware non-pipeline.
10/30/2012
•
19
Pipeline adalah teknik implementasi
dimana sub operasi atau frasa dari siklus
instruksi komputer yang tumpang tindih
(overlap) dalam eksekusi. Vector
processing adalah berkaitan dengan
komputasi yang mencakup vektor yang
besar dan matriks. Array processor
menampilkan komputasi pada data array
yang besar.
10/30/2012
Minggu Ke V (lima)
Pertemuan Ke: V [Pipe Line dan RISC]
Pertemuan Ke: V [Pipe Line dan RISC]
20
10

11. Pipelining
• Secara sederhana pengolahan instruksi
ada 2 (dua) tahapan yaitu
1. Pengambilan instruksi dan
2. Pengeksekusian instruksi
10/30/2012
Pertemuan Ke: V [Pipe Line dan RISC]
21
Pipeline & RISC
Pipeline:
•Mesin yang melaksanakan beberapa komputasi yang
berbeda secara bersama-sama, namun pada saat itu
setiap komputasi akan berada dalam tahapan
eksekusi yang berbeda
Kategori Pipeline
1.Pipe Unit Arithmetic
– Berguna untuk operasi vektor
2.Pipeline Unit Instruction
– Berguna untuk komputer yang mempunyai set
instruksi yang sederhana
10/30/2012
Minggu Ke V (lima)
Pertemuan Ke: V [Pipe Line dan RISC]
22
11

12. Teknik Dasar Yang Digunakan Dalam Merancang
Super Komputer & RISC
1. Pendekodean instruksi pipelined
2. Beberapa unit fungsional pipelined yang
beroperasi secara bersamaan
3. Bank memori interleaved tak sinkron
4. Cache instruksi dan data independen
5. Sejumlahbus untukmentransferdata,
alamatdansignal kontrol
10/30/2012
Pertemuan Ke: V [Pipe Line dan RISC]
23
Pemrosesan Vektor Lebih Cepat Daripada
Pemrosesan Skalar
• Berkurangnya kontensi memori karena
adanya akses memori yang lebih sedikit
• Berkurangnya pendekodean instruksi
• Tingkah lakunya bisa diramalkan, hal ini
khususnya penting bagi:
– Pengindeks-an implisit dan akses memori
– Pencabangan implisit
10/30/2012
Minggu Ke V (lima)
Pertemuan Ke: V [Pipe Line dan RISC]
24
12

13. Reduced Instruction Set Computer (RISC)
FiturUtama:
•General Purpose Register dalam jumlah yang amat
banyak
•Menggunakan teknologi compiler untuk
mengoptimalisasikan penggunaan register
•Instuction Set yang sedikit dan sederhana
•Pendekatan umum dalam instruksi pipeline
•Memimpin untuk:
– Set eksekusi yang besar dan lebih banyak mode
pengalamatan
10/30/2012
Pertemuan Ke: V [Pipe Line dan RISC]
25
Karakteristik RISC
•
•
•
•
•
•
•
Satuinstruksi persiklus
Operasi register to register
Mode pengalamatan yang sederhana
Format instruksi yang sederhana
Desain hardwired (tanpamicrocode)
Format instruksi yang fix
Proses compile yang cepat
10/30/2012
Minggu Ke V (lima)
Pertemuan Ke: V [Pipe Line dan RISC]
26
13

14. Pipe Lining Pada RISC
• Terdapat berbagai macam instruksi pada register
to register
• Siklus Instruksi memiliki 2 Fase:
1. I : Instruction Fetch (PengambilanInstruksi)
2. E : Execute (Melakukan operasi ALU dengan register
input dan output
• Operasi Load dan Store memiliki 3 Fase:
1. I : Instruction Fetch
2. E : Execute (Menghitung alamat memori)
3. D : Memory (Operasi register kememori atau memori
ke register
10/30/2012
Pertemuan Ke: V [Pipe Line dan RISC]
27
Optimalisasi Pipeline
Percabangan yang dikenal Delay Branch
1.Tidak akan ada efeknya sampai suatu eksekusi
instruksi selesai
2.Instruksi percabangan akhirnya mengalami
delay
10/30/2012
Minggu Ke V (lima)
Pertemuan Ke: V [Pipe Line dan RISC]
28
14

15. Mikroprosesor RISC
• Pabrik mikroprosesor dari dulu tidk memberikan
prioritas pengembangan prosesor.
• Salah satu alasannya adalah ketersediaan
kompatibilitas (pada mikroprosesor baru) terhadap
mikroprosesor sebelumnya yaitu CPU tipe CISC.
• Pada umumnya mikroprosesor keluarga Intel (8008
sampai pentium 4) adalah tipe CISC kecuali Intel 860.
• Keluarga Motorola 88000 termasuk dalam tipe RISC.
• Sedangkan powerPC merupakan CPU tipe RISC yang
dikembangkan bersama oleh IBM, Motorola dan Apple.
• Saat ini telah didesain untuk menyediakan
mikroprosesor RISC yang murah untuk pengguna.
10/30/2012
10/30/2012
Minggu Ke V (lima)
Pertemuan Ke: V [Pipe Line dan RISC]
29
Pertemuan Ke: V [Pipe Line dan RISC]
30
15