Flip flop

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Flip flop

  1. 1.  Tema: CI Digitales: Flip-Flop Integrantes María Belén Cevallos Giler Zulayka Arroyo Pazmiño Paolo Arteaga Montesdeoca
  2. 2.  Construir un Flip- Flop RS mediante compuertas NOR Observar la acción del Flip-Flop D Observar la acción de Flip- Flop T Observar la acción del Flip-Flop JK
  3. 3.  Cuando ambas entradas de control son bajas, no se puede presentar cambio en la salida y el circuito se mantiene enclavado en su último estado. Esta condición se llama estado inactivo porque nada cambia.
  4. 4.  Cuando R es baja y S es alta, el circuito hace que la salida Q se vaya a alto. Por otro lado, si R es alta y S es baja, la salida Q se restaura a estado bajo. La salida Q es la inversa de la salida Q. Cuando las entradas R y S son altas en forma simultánea. Esto se conoce como condición inválida, y nunca se usa porque conduce a una operación paradójica. Esto significa que se trata de fijar y restaurar el flip-flop al mismo tiempo, lo cual es una contradicción.
  5. 5.  Es un latch NOR o flip-flop RS. Como ilustra la tabla, una R baja y una S baja producen el estado inactivo; en este estado el cir- cuito almacena o recuerda.
  6. 6.  Una R baja y una S alta representan el estado set, mientras que una R alta y una S baja proporcionan el estado reset. Por último, una R alta y una S alta producen una condición inválida, donde la salida es incierta; por lo tanto, se debe evitar R = 1 y S = 1 cuando se usa un latch NOR.
  7. 7.  Las condiciones inactiva e inválida son inversas. Por lo tanto, siempre que use un latch NAND, debe evitar tener ambas entradas en estado bajo al mismo tiempo.
  8. 8.  Las computadoras usan miles de flip-flop. Para coordinar la acción global, a cada flip- flop se envía una señal de onda cuadrada denominada reloj. Esta señal evita que los flipflop cambien de estado hasta que sea el momento preciso.
  9. 9.  La idea es sencilla: cuando el reloj es bajo, las compuertas AND están deshabilitadas y las señales R y S no pueden alcanzar al flip-flop. Pero cuando el reloj se va a estado alto, la señales R y S pueden manejar al flip-flop que, entonces, permanece en un estado fijo, se restaura o no hace nada, dependiendo de los valores de R y S. El punto es que el reloj controla la temporización de la acción del flip-flop.
  10. 10.  Q se va a estado alto cuando S está en alto y el CLK (reloj) se va a estado alto. Q regresa al estado bajo cuando R está en alto y el CLK (reloj) se va a alto. Una señal de reloj común para manejar muchos flip-flop permite sincronizar la operación de las diferentes secciones de una computadora. Si CLK, R y S están en estado alto de manera simultánea, se tiene una condición inválida, la cual nunca se debe usar en forma deliberada.
  11. 11.  Un flip-flop D se diseña específicamente para almacenar el estado de datos que ingresan en él y para mantener esa información hasta que se cambien los datos y el flip-flop se dispare mediante un pulso de reloj.
  12. 12.  Debido al inversor, el bit de datos D maneja la entrada S y su complemento, D, la entrada R. Por lo tanto, una D alta fija al latch, y una D baja lo restaura. La En especial es importante que en esta tabla de verdad no haya condición inválida. El inversor garantiza que S y R siempre están en estados opuestos; por lo tanto, es imposible tener una condición inválida.
  13. 13.  En general, un flip-flop D es disparado por reloj. Cuando CLK está en bajo, las compuertas AND se deshabilitan y el Iatch RS permanece inactivo. Cuando CLK está en alto, D y D pueden pasar a través de las compuertas AND y fijar o restaurar el latch.
  14. 14.  En la figura, la constante de tiempo del circuito RC se diseña para ser mucho más pequeña que el ancho del pulso de reloj. Por ello, el capacitor se puede cargar por completo cuando el CLK se va a alto; al cargarse este exponencial produce una espiga angosta de voltaje positivo a través del resistor.
  15. 15.  Después, el flanco de bajada del pulso de reloj produce una espiga angosta negativa. La espiga angosta positiva habilita las compuertas AND por un instante; la espiga angosta negativa no hace nada. El efecto es activar las compuertas de entrada durante la espiga positiva, que equivale a muestrear el valor de D por un instante.
  16. 16.  En este único punto, D y su complemento ingresan a las entradas del latch, forzando a que Q se fije o restaure. Esta clase de operación se llama disparado por flanco porque el flip-flop responde sólo cuando el reloj está cambiando de estado. El disparo en el circuito de la figura se presenta cuando el flanco del reloj se va a positivo (flanco de subida); éste es el porqué se denomina disparado por flanco de subida.
  17. 17.  La idea crucial es: la salida puede cambiar sólo en el flanco de subida del reloj. Dicho de otra manera: los datos se almacenan sólo cuando el flanco va a positivo. La tabla de verdad para el flip-flop D disparado por flanco es la misma que la del flip-flop D disparado por reloj, excepto que la información en CLK se cambia desde O para el ESTADO ESTABLE Y 1 para __| , indicando la transición hacia positivo
  18. 18.  Cuando por primera vez se aplica la alimentación de energía, los flip-flop se van a estados aleatorios. Para inicializar algunas computadoras, el operador debe oprimir un botón de restauración maestra. Ésta es una señal de limpiado (restauración) a todos los flip-flop. En algunas computadoras también es necesario prefijar ciertos flip-flop antes de iniciar la corrida.
  19. 19.  El disparado por flanco es el mismo que se describió antes. Además, las compuertas OR permiten introducir un PREFIJADO alto o un LIMPIADO alto cuando se desee. Un PREFIJADO alto lleva al latch a una condición de fijación; un LIMPIADO alto lo lleva a una condición de restauración. Algunas veces el PREFIJADO se conoce como fijado directo y el LIMPIADO como restaurado directo.
  20. 20.  flip-flop D disparado por flanco de subida: La entrada CLK tiene un pequeño triángulo, un recordatorio del disparado por flanco. Cuando vea este símbolo, recuerde qué significa: la entrada D se muestrea y almacena en el flanco de subida del reloj . También se incluyen las entradas de prefijado y limpiado; si alguna de éstas se va a alto, la salida se fija o restaura.
  21. 21.  el flip-flop D disparado por flanco de bajada: En algunas aplicaciones es preferible tener las entradas de PREFIJADO y LIMPIADO activadas en bajo. Esto significa que un PREFIJADO bajo fijará al flip-flop; un limpiado bajo lo restaurará. Como recordatorio de la fase de inversión, en las entradas de prefijado y limpiado se muestran Círculos de inversión.
  22. 22. Flip-flop toggle (cola de rata) La salidas del flip-flop conmutan o se palanquean con cada transición positiva del reloj de entrada. Debido al acoplamiento en cruz entre las salidas y las entradas, se alimenta la condición de entrada opuesta después de cada cambio de la salida. De este modo, el flip-flop conmutará al estado opuesto cuando se aplique el siguiente flanco del reloj a la entrada CLK.
  23. 23.  La frecuencia de salida en Q es un medio de la frecuencia de la entrada CLK. Por ello, el flip-flop toggle también se conoce como flip- flop divisor entre 2.
  24. 24.  Como antes, un circuito RC con una constante de tiempo corta convierte el pulso rectangular de CLK a espigas angostas. Las entradas J y K son las entradas de control y determinan qué hará el circuito en el flanco de subida de la señal de reloj.
  25. 25.  Cuando J y K están en bajo, ambas entradas están deshabilitadas y el circuito está inactivo. Cuando J es baja y K es alta, el flip-flop se restaura. Por otro lado, cuando J es alta y K es baja, el flip-flop se lleva al estado de fijación en el siguiente flanco positivo de CLK. La última posibilidad es que ambas, J y K, sean altas.
  26. 26.  J= 1 Y K= 1 significa que el flip-flop estará en toggle o conmutará en el siguiente flanco positivo del reloj. La Cuando J es alta y K es baja, el flanco de subida del reloj fija Q en alto. Cuando J es baja y K es alta, el flanco de subida del reloj restaura Q a estado bajo.
  27. 27.  Por último, si ambas, J y K, están en alto, la salida conmuta una vez cada flanco de subida del reloj. El circuito está inactivo cuando el reloj está en bajo, en alto o en su flanco negativo (de bajada). De igual modo, el circuito está inactivo cuando J y K son bajas.
  28. 28.  El cambio de la salida se presenta sólo en el flanco de subida del reloj como indican las tres últimas entradas de la tabla. La salida podría restaurarse, fijarse o conmutar. Se dispone de una variedad de flip-flop JK en forma de Cl. a) disparado por flanco de subida con PREFIJADO y LIMPIADO activados en alto; b) disparado por flanco de subida con PREFIJADO y LIMPIADO activados en bajo; c) disparado por flanco de bajada con PREFIJADO y LIMPIADO activados en bajo.
  29. 29.  MATERIAL NECESARIO Fuente de alimentación: una de +5 V. Equipo: Generador de onda cuadrada y osciloscopio; multímetro digital. Cl: 7402, 7474, 7476. Protoboard 4 LEDs rojos 4 LEDs verdes. Resistores: 8 de 1 KΩ y 8 de 10 KΩ Cables de conexión
  30. 30.  Latch RS 1. Conecte el latch NOR de la figura. (Recuerde que la terminal 14 va a +5 V y la terminal 7 a tierra.) 2. Fije los interruptores R y S a las combinaciones de entrada de la tabla. Siga el orden que se muestra; registre las salidas Q y Q para cada entrada.
  31. 31. TABLA LATCH RSR S Q Q0 1 1 00 0 1 01 0 0 11 0 0 1
  32. 32.  3. Conecte el latch D disparado por reloj de la figura. Conecte un generador de onda cuadrada a la entrada CLK. Fije el generador para 5 V en 1 kHz. 4. Fije el interruptor D a la entrada baja. Mida y registre Q y Q en la tabla. 5. Repita el paso anterior para el interruptor D en la entrada alta. 6. Remueva el generador de onda cuadrada y fije esta entrada a estado alto. Observe que la conmutación de la entrada D no causa que la salida conmute.
  33. 33. TABLA LATCH DD Q Q0 0 11 1 0
  34. 34.  7. Conecte el circuito de la figura 8. Cierre SI y aterrice la entrada de reloj. Abra S2 y cierre S3. Observe que el flip-f1op está en estado de restauración. Abra S3 y la salida Q deberá permanecer baja (se enciende el LED verde). 9. Cierre S2(prefijado) y la salida Q se deberá ir a la condición de fijación (se enciende el LED rojo). Abra S2 y el flip-flop permanece en estado de fijación. 10. Cierre SI (entrada baja). Remueva la tierra a CLK y reemplácela con el generador de onda cuadrada con los valores del paso 3. Anote la salida Q en la tabla 11. Abra SI (entrada alta). Registre la salida Q en la tabla.
  35. 35. TABLA FLIP-FLOP D DISPIRADO POR FLANCO D CLK Q 0 ↑ 0 1 ↑ 1
  36. 36.  12. Conecte el circuito de la figura. Con un 7476, la terminal 5 se conecta a +5 V y la terminal 13 es tierra. Fije las entradas J y K en bajo. Conecte el generador de onda cuadrada a la entrada CLK y fíjelo como en el paso 3. 13. Cierre S2 y abra S4. Observe cómo se prefija la salida Q. Abra S2y cierre S4 sitúe las entradas J y K en la condición de restauración. 14. Abra S2 y S4 15. Inicialice otras entradas J y K de la tabla. Anote las salidas Q. (Registre "Toggle" para la última entrada si éste trabaja de manera correcta). 16. Deje ambas entradas, J y K, en alto. Mida y calcule la frecuencia de la salida Q y registre el valor:
  37. 37. TABLA FLIP-FLOP JKJ K CLK Q0 0 ↓ Hold1 0 ↓ 10 1 ↓ 01 1 ↓ Toggle
  38. 38.  Un flip-flop puede permanecer en su último estado hasta que un disparo externo lo fuerce a otro estado. Por ello, éste es un elemento de memoria. En estado inactivo, un flip-flop almacena o recuerda porque permanece en su último estado. Una condición inválida existe cuando R y S son altas en un flip-flop RS. Este estado no deseado está prohibido dado que representa una contradicción.
  39. 39.  Una manera de construir un flip-flop RS es con compuertas NOR con acoplamiento en cruz. Como alternativa se pueden usar compuertas NAND. En general, la señal llamada reloj determina cuándo el flip-flop puede cambiar de estado. Mediante la inclusión de un inversor, un flip- flop RS se puede convertir en un flip-flop D. La gran ventaja del flip-flop D es la ausencia de la condición inválida.
  40. 40.  Un flip-flop D disparado por flanco de subida almacena el bit de datos sólo en el flanco de subida del reloj. El PREFIJADO Y el LIMPIADO permiten un fijado directo o un restaurado directo de un flip-flop, sin considerar qué hace el reloj. Un flip-flop toggle cambia de estado cada ciclo de reloj y se conoce como flip-flop divisor entre 2. Dependiendo de los valores de J y K un flip- flop JK puede no hacer nada, fijarse, restaurarse o conmutar.
  41. 41.  Alimentar los CI con 5V ya que una tensión muy elevada los puede averiar. Verificar la configuración de cada CI, poniendo especial atención en los pines de alimentación En los Latch RS, evitar llegar a la condición inválida, ya que esta crea una contradicción. En los flip-flop disparados por flanco, poner especial atención en el símbolo, para diferenciar si son disparados por un flanco de subida o de bajada. En el caso de carecer de un generador de onda cuadrada, se puede construir un reloj utilizado el ne555, o el 4049 (probador de transistores)

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