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OpenBSD/sgi SMP
Implementation for Origin 350
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SGI Octane      SMP



Theo de raadt     Origin 350   ;-)
CPU   Inter-processor
Interrupt
CPU   Inter-processor
Interrupt
…

Origin 350




→ SGI Onyx 350


HPC
NUMALink
If a particular node is missing, it leaves a gap in the address map and any attempte
access to the missing address space returns an address error.


                                                               Node 4




                                                  Node 3

                                                           Base Address 12G


 Increasing
 addresses                        Node 2
                                             Base Address 8G

                  Node 1
                                Base Address 4G
                                (missing)




               Base Address 0

Figure 2-2    Cac Space Addressing

Calias memory space for all nodes is only accessible by the local processor, at physic
address 0 up to Calias size.
Processor 0                            Processor 1

     Processor     Memory                 Processor      Memory
     address       address                address        address
                   0x2_FFFF                              0x2_FFFF
                   to                                    to
                   0x2_0000                              0x2_0000
 Addr = 0x2_0000                      Addr = 0x2_0000
                 0x1_FFFF                             0x0_FFFF
                 to                                   to
                                                                          Swapped
 Addr = 0x1_0000 0x1_0000             Addr = 0x1_0000 0x0_0000            address
                 0x0_FFFF                             0x1_FFFF            spaces
                 to                                   to
                 0x0_0000                             0x1_0000
 Addr = 0x0_0000                      Addr = 0x0_0000



Figure 2-8         Processor 0/1 Address Mapping in Ualias
                                             ExceptionVector          …
•   Router chip: located on each Router board in CrayLink Interconnect.
   •   Crossbow chip: located on the midplane as part of the XIO interconnect
   •   Bridge, LINC, and IOC3 chips: located on XIO boards linked to the I/O interface

IO Figure 3-1 shows interconnections between these ASICs and the communication
   protocols that run on the interconnections from the Hub ASIC.




                                                            XIO                PCI           Serial
                                                                      PCI
                                                   XBOW                               IOC3
             Low                                                    Adapter
Processors        -Le                  XIO tocol                                             Ethernet
                     vel
                                        Pro

                             HUB

                                                                  CrayLink Interconnect
                         l              Cra
  Memory          w- leve              Pro yLink
             Lo                           toc      Router
                                              ol

                                                                  To Other HUB

   Figure 3-1         ASIC Protocols




                             IO                               IO
+------------+     +------------+     +------------+     +------------+
 | lboard     | +-->|   lboard   | +-->|   rboard   | +-->|   lboard   |
 +------------+ |   +------------+ |   +------------+ |   +------------+
 | board info | |   | board info | |   |errinfo,bptr| |   | board info |
 +------------+ |   +------------+ |   +------------+ |   +------------+
 | offset     |--+  | offset     |--+  | offset     |--+  |offset=NULL |
 +------------+     +------------+     +------------+     +------------+


 +------------+
 | board info |
 +------------+       +--------------------------------+
 | compt 1    |------>| type, rev, diaginfo, size ... |    (CPU)
 +------------+       +--------------------------------+
 | compt 2    |--+
 +------------+ |     +--------------------------------+
 | ...        | +--->| type, rev, diaginfo, size ... |     (MEM_BANK)
 +------------+       +--------------------------------+
 | errinfo    |--+
 +------------+ |     +--------------------------------+
                 +--->|r/l brd errinfo,compt err flags |
                      +--------------------------------+




CPU
CPUID    CPUID

CPU

         CPU



IPI

                       MP-safe
OpenBSD/sgi SMP implementation for Origin 350
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OpenBSD/sgi SMP implementation for Origin 350

  • 1. OpenBSD/sgi SMP Implementation for Origin 350 syuu@openbsd.org
  • 2. SGI Octane SMP Theo de raadt Origin 350 ;-)
  • 3.
  • 4. CPU Inter-processor Interrupt
  • 5. CPU Inter-processor Interrupt
  • 6. … Origin 350 → SGI Onyx 350 HPC
  • 8. If a particular node is missing, it leaves a gap in the address map and any attempte access to the missing address space returns an address error. Node 4 Node 3 Base Address 12G Increasing addresses Node 2 Base Address 8G Node 1 Base Address 4G (missing) Base Address 0 Figure 2-2 Cac Space Addressing Calias memory space for all nodes is only accessible by the local processor, at physic address 0 up to Calias size.
  • 9. Processor 0 Processor 1 Processor Memory Processor Memory address address address address 0x2_FFFF 0x2_FFFF to to 0x2_0000 0x2_0000 Addr = 0x2_0000 Addr = 0x2_0000 0x1_FFFF 0x0_FFFF to to Swapped Addr = 0x1_0000 0x1_0000 Addr = 0x1_0000 0x0_0000 address 0x0_FFFF 0x1_FFFF spaces to to 0x0_0000 0x1_0000 Addr = 0x0_0000 Addr = 0x0_0000 Figure 2-8 Processor 0/1 Address Mapping in Ualias ExceptionVector …
  • 10. Router chip: located on each Router board in CrayLink Interconnect. • Crossbow chip: located on the midplane as part of the XIO interconnect • Bridge, LINC, and IOC3 chips: located on XIO boards linked to the I/O interface IO Figure 3-1 shows interconnections between these ASICs and the communication protocols that run on the interconnections from the Hub ASIC. XIO PCI Serial PCI XBOW IOC3 Low Adapter Processors -Le XIO tocol Ethernet vel Pro HUB CrayLink Interconnect l Cra Memory w- leve Pro yLink Lo toc Router ol To Other HUB Figure 3-1 ASIC Protocols IO IO
  • 11. +------------+ +------------+ +------------+ +------------+ | lboard | +-->| lboard | +-->| rboard | +-->| lboard | +------------+ | +------------+ | +------------+ | +------------+ | board info | | | board info | | |errinfo,bptr| | | board info | +------------+ | +------------+ | +------------+ | +------------+ | offset |--+ | offset |--+ | offset |--+ |offset=NULL | +------------+ +------------+ +------------+ +------------+ +------------+ | board info | +------------+ +--------------------------------+ | compt 1 |------>| type, rev, diaginfo, size ... | (CPU) +------------+ +--------------------------------+ | compt 2 |--+ +------------+ | +--------------------------------+ | ... | +--->| type, rev, diaginfo, size ... | (MEM_BANK) +------------+ +--------------------------------+ | errinfo |--+ +------------+ | +--------------------------------+ +--->|r/l brd errinfo,compt err flags | +--------------------------------+ CPU
  • 12. CPUID CPUID CPU CPU IPI MP-safe

Notas del editor