SlideShare una empresa de Scribd logo
1 de 27
VVLLSSII LLooggiicc SSttrruuccttuurreess
 RRaattiiooeedd LLooggiicc
 PPaassss--TTrraannssiissttoorr LLooggiicc
 DDyynnaammiicc CCMMOOSS
–– DDoommiinnoo LLooggiicc
–– ZZiippppeerr CCMMOOSS
BBiinnaarryy MMuullttiipplliiccaattiioonn
Multiplicand
Multiplier
Partial products
Result
1 0 1 0 1 0
x 1 0 1 1
1 0 1 0 1 0
1 0 1 0 1 0
0 0 0 0 0 0
 1 0 1 0 1 0
1 1 1 0 0 1 1 1 0
WWaallllaaccee--TTrreeee MMuullttiipplliieerr
Partial products First stage
6 5 4 3 2 1 0 6 5 4 3 2 1 0
(a) (b)
Bit position
Second stage Final adder
6 5 4 3 2 1 0 6 5 4 3 2 1 0
FA HA
(c) (d)
HA
WWaallllaaccee--TTrreeee MMuullttiipplliieerr
x3y2 x2y2 x3y1 x1y2 x3y0 x1y1 x2y0 x0y1
Partial products
First stage
Second stage
x3y3 x2y3 x1y3 x0y3 x0y2 x1y0 x0
Final adder
z7 z6 z5 z4 z3 z2 z1 z0
HA
FAFAFAFA
RRaattiiooeedd LLooggiicc
PDN PDN
Resistive
Load
VDD
Depletion
Load
VDD
PMOS
Load
VDD
In1
In2
In3
VSS
F
In1
In2
In3
VSS
F
In1
In2
In3
VSS
F
PDN
VSS
(a) resistive load (b) depletion load NMOS (c) pseudo-NMOS
Goal: to reduce the number of devices over complementary CMOS
RL VT < 0
RRaattiiooeedd LLooggiicc
Resistive
VDD
• N transistors + Load
In1
In2
In3
Load
VSS
• VOH = VDD
• VOL = RPN
F RPN +RL
• Assymetrical response
• Static power consumption
• tpL= 0.69 RLCL
RL
PDN
AAccttiivvee LLooaaddss
VDD VDD
Depletion
Load
In1
In2
In3
PDN
VT < 0
F
PMOS
Load
In1
In2
In3
VSS
F
PDN
VSS VSS
depletion load NMOS pseudo-NMOS
PPsseeuuddoo--NNMMOOSS VVTTCC
3.0
2.5
2.0
1.5
1.0
0.5
0.0
0.0 0.5 1.0 1.5 2.0 2.5
Vin [V]
W/Lp = 4
W/Lp = 2
W/Lp = 0.5
W/Lp = 0.25
W/Lp = 1
[V]Vout
M1
M2
B C D
IImmpprroovveedd LLooaaddss
VDD
M1 >> M2
F
CL
A
Adaptive Load
Enable
IImmpprroovveedd LLooaaddss ((22))
VDD VDD
Out
A
A
B
B
Out
VSS VSS
Differential Cascode Voltage Switch Logic (DCVSL)
M1 M2
PDN1 PDN2
DDCCVVSSLL EExxaammppllee
Out
Out
B B B B
A A
XOR-NXOR gate
PPaassss--TTrraannssiissttoorr LLooggiicc
 TTrraannssmmiissssiioonn GGaattee BBaasseedd
A
B
A
OUT
AA BB OOUUTT
00 00 ZZ
00 11 ZZ
11 00 00
11 11 11
EExxaammppllee:: AANNDD GGaattee
B
A
F =AB
0
B
NNMMOOSS--OOnnllyy LLooggiicc
In
Out
x
3.0
VDD
In
1.5m/0.25m
x
2.0
0.5m/0.25m
Out
0.5m/0.25m 1.0
0.0 0 0.5 1 1.5 2
Time [ns]
Voltage[V]
Inverse
Pass-Transistor
Network
CCoommpplleemmeennttaarryy PPaassss TTrraannssiissttoorr LLooggiicc
A
A
B
B
A
A F
B
B
(a)
B B B B B B
A
B
A
B
AND/NAND
F=AB
F=AB
A
B
A
B
OR/NOR
F=A+B
F=A+B
A
A
A
A
EXOR/NEXOR
F=AY
F=AY
(b)
Pass-Transistor
Network
F
RReessiissttaannccee ooff TTrraannssmmiissssiioonn
GGaattee
Fig. 7.35, “CMOS Digital Integrated Circuits”,Kang and Leblebici
PPaassss--TTrraannssiissttoorr BBaasseedd MMuullttiipplleexxeerr
S S
S
VDD
A
B
S
VDD
GND
In1
S S In2
S
M2
F
M1
PPaassss--TTrraannssiissttoorr LLooggiicc
A
 XXOORR
AA BB OOUUTT
00 00 00
00 11 11
11 00 11
11 11 00
A
B
A OUT
B
PPaassss--TTrraannssiissttoorr LLooggiicc
 UUssee KKaarrnnaauugghh MMaapp
B
C
A
AND
0011000011
0000000000
1100111100110000
PPaassss--TTrraannssiissttoorr LLooggiicc A
A B
A
B
OUT=
ABC
B
A B
C
C
A
B
•12 transistors vs. 8 transistors
0011000011
0000000000
1100111100110000
A B
PPaassss--TTrraannssiissttoorr LLooggiicc
C
B
A B
OUT=
ABC+ABC
C
A
B A B
A B
•16 transistors vs. 16 transistors
C
0011000011
1100000000
1100111100110000
B
PPaassss--TTrraannssiissttoorr LLooggiicc B
C
A
B
•14 transistors vs. 16 transistors
B
A B
OUT=
ABC+ABC
C
A B
A
C
A
0011000011
1100000000
1100111100110000
PPaassss--TTrraannssiissttoorr LLooggiicc
0011000011
1100000000
1100111100110000
B
C
A B
C
A A
OUT=
B C ABC+ABC
•12 transistors vs. 16 transistors
PPaassss--TTrraannssiissttoorr LLooggiicc
A
B
B
CCrroossss CCoouupplleedd XXOORR
A
B
A OUT
B
A
PPaassss--TTrraannssiissttoorr LLooggiicc
 IInn mmaannyy ccaasseess,, uusseess ffeewweerr ttrraannssiissttoorrss
 CCaann bbee ddiiffffiiccuulltt ttoo ddeessiiggnn
 UUssuuaallllyy rreeqquuiirreess ccoommpplleemmeenntteedd vveerrssiioonnss ooff aallll
ssiiggnnaallss
 DDiiffffiiccuulltt ttoo llaayyoouutt
 DDeellaayy aannaallyyssiiss iiss nnoott aass wweellll ddeeffiinneedd iinn tteerrmmss ooff
ssiizziinngg cchhooiicceess
PPaassss--TTrraannssiissttoorr LLooggiicc
 DDeellaayy cchhaarraacctteerriissttiiccss
–– nnMMOOSS--oonnllyy ppaassss llooggiicc hhaass ffaasstt ffaallll ttiimmeess
–– CCoommpplleemmeennttaarryy ddeessiiggnnss hhaavvee ffaasstteerr rriissee
ttiimmeess,, bbuutt iinnccrreeaassiinngg tthhee ppMMOOSS wwiiddtthh ttoo
ddeeccrreeaassee tthhee rriissee ttiimmee wwiillll iinnccrreeaassee tthhee ffaallll
ttiimmee
–– TTrraannssmmiissssiioonn ggaattee llooookkss lliikkee aa RRCC lliinnee
NNeexxtt CCllaassss
 SSeeqquueennttiiaall DDeessiiggnn
 MMeemmoorryy aanndd CCoonnttrrooll
 CChhaapptteerr 77
 HHaavvee aa ggrreeaatt SSpprriinngg BBrreeaakk!!

Más contenido relacionado

Más de Prakash Rao (20)

PAL
PALPAL
PAL
 
Digital Signal Processing by Dr. R. Prakash Rao
Digital Signal Processing by Dr. R. Prakash Rao Digital Signal Processing by Dr. R. Prakash Rao
Digital Signal Processing by Dr. R. Prakash Rao
 
Electromagnetic Theory and Transmission Lines by Dr. R. Prakash Rao
Electromagnetic Theory and Transmission Lines  by Dr. R. Prakash RaoElectromagnetic Theory and Transmission Lines  by Dr. R. Prakash Rao
Electromagnetic Theory and Transmission Lines by Dr. R. Prakash Rao
 
VLSI15
VLSI15VLSI15
VLSI15
 
VLSI12
VLSI12VLSI12
VLSI12
 
VLSI9
VLSI9VLSI9
VLSI9
 
VLSI8
VLSI8VLSI8
VLSI8
 
VLSI6
VLSI6VLSI6
VLSI6
 
VLSI5
VLSI5VLSI5
VLSI5
 
VLSI4
VLSI4VLSI4
VLSI4
 
VLSI3
VLSI3VLSI3
VLSI3
 
VLSI DESIGN
VLSI DESIGN VLSI DESIGN
VLSI DESIGN
 
Fet
FetFet
Fet
 
BIASING OF BJT
BIASING OF BJT BIASING OF BJT
BIASING OF BJT
 
Diode and its Applications
Diode and its Applications Diode and its Applications
Diode and its Applications
 
Hd10
Hd10Hd10
Hd10
 
Hd9
Hd9Hd9
Hd9
 
Hd8
Hd8Hd8
Hd8
 
Hd7
Hd7Hd7
Hd7
 
Hd5
Hd5Hd5
Hd5
 

VLSI13