Arquitetura de Memória DRAM

MEMÓRIAS
ARQUITETURA DE COMPUTADORES
PROF.º MA. ELAINE CECÍLIA GATTO
BACHARELADO EM ENGENHARIA DE COMPUTAÇÃO
UNIVERSIDADE DO SAGRADO CORAÇÃO

RAM
• 1981 – memórias tinham 16KB extensível até 64KB, direto na placa mãe.
Acima desse valor, era necessário slots de expansão
• 1983 – memórias tinham 128KB extensível até 256KB
• 1984 – memórias tinham até 16MB
• 1986 – a memória é colocada no barramento local e não no barramento
ISA, originando os pentes de memória

RAM
• RAM = random access memory
• Memória cujos endereços podem ser acessados em qualquer
ordem
• Antes as memórias tinham apenas acessos sequenciais

RAM
• SDRAM = static random access memory
• Operações: leitura e escrita
• Armazena em células (os flip-flops)
• A informação é armazenada enquanto o circuito permanece “energizado”

RAM
• DRAM = dinamic random access memory
• A informação é armazenada como carga em um capacitor
• Bit 1 = capacitor carregado
• Bit 0 = capacitor descarregado
• Problema: perde carga rapidamente
• Solução: refresh (restauração da carga)
• Operações: leitura, escrita e repotencialização (refresh)

RAM
DRAM SRAM
VANTAGENS
Alta densidade de integração
Baixo consumo de potência
Baixa geração de calor
Baixo custo
Alta velocidade
Não precisa de refresh
DESVANTAGENS
Baixa velocidade
Precisa de refresh
Baixa densidade de integração
Alto consumo de potência
Alta geração de calor
Alto custo
TEMPO DE
ACESSO
5 a 70 ns Até 20 ns

RAM
• Máquinas apenas com SRAM sairiam com preço final muito caro
• Memórias principais são construídas com DRAMs
• Memórias caches são construídas com SRAMs

DRAM
• Os dados nas células de memória devem ser sempre acessados ou restaurados para garantir a validade
dos mesmos
• N X 1 = armazena 1 bit de dado em N locais endereçáveis
• 4M X 1 = armazena 1 bit em 4M posições diferentes
• N X 4 = armzena 4 bits de dados em N locais endereçáveis
• N X 8 = armazena 8 bits de dados em N locais endereçáveis
• Número de pinos: deve-se usar multiplexação nas linhas de endereço para diminuir a quantidade total
desse número, caso contrário, seria inviável

DRAM
• 4M X 1:
• Precisaria de 22 pinos SÓ para endereços, mais
• Os pinos de controle
• Os pinos de dados
• Os pinos de alimentação
• Usa 20 pinos no total
• Portanto, um CHIP de DRAM é composto por pinos de endereços, controle, dados e alimentação

DRAM
• Pinos de endereços  dois grupos
• Grupo 1 :
• Row address: endereço de linha ou segmento
• Bits mais significativos do endereço
• Grupo 2 :
• Column address: endereço de coluna ou deslocamento
• Bits menos significativos do endereço

DRAM
• Informa-se à memória o endereço usando os sinais:
• RAS: row address strobe – strobe do endereço de linha
• CAS: column address strobe – strobe do endereço de coluna
• Exemplo: uma memória de 4Mbit com 22 linhas de endereços
• Tem 4.194.304 células de memória
• É organizada como uma matriz quadrada de 2.048 linhas por 2.048 colunas
• Dois grupos de 11 linhas de endereços

DRAM
• Pinos:
• Q = saída do bit de dado
• D = entrada do bit de dado (pino 1)
• WE = ativado em nível baixo – solicita uma operação de escrita
• GND = ground (pino 20)
• VCC = tensão elétrica (pino 10)
• A0 até A10 = endereços

DRAM
• Composição das células de memória:
• Um capacitor
• Um transistor
• Refresh: é feito da coluna para a linha
• Ciclo de refresh completo para uma memória de 4Mbit: 32ms
• Um acesso a cada 15,6 us (32ms / 2.048 linhas)

DRAM
• Outras formas de ORGANIZAR a memória de 4Mbit:
• 1.024 linhas por 4.096 colunas
• 4 matrizes de 512 linhas por 1.024 colunas
• PRÉ-CARGA
• O capacitor perde sua carga na realização de um ciclo de leitura
• Operação de REESCRITA do conteúdo da célula
• A operação consome tempo e deve ser contabilizado
• Realizado automaticamente pela memória

DRAM
• Controlar de memória dinâmica:
• Gera sinal de controle para interfacear a DRAM com outro dispositivo
• Deve temporizar e coordenar os acessos do sistema
• Deve garantir que os ciclos de refresh ocorram dentro das especificações elétricas do dispositivo
• Deve obedecer os parâmetros de tempo específicos do dispositivo

DRAM
ABREVIATURA SIGNIFICAD0
C Cas – coluna
R Ras – linha
L Sinal baixo
H Sinal alto
a Tempo de acesso
h Hold time
Su Tempo de configuração
w Pulse width
Rd Operação de leitura
W Operação de escrita
c Ciclo
A Endereço
D Dados

DRAM: LEITURA E ESCRITA
• Exemplo:
• Uma memória de 4Mbits
• Tempo de acesso: 60ns
• Linha RAS:
• Indica a disponibilidade dos bits de endereço da linha
• É ativa em nível baixo (bit 0)
• Quais são os parâmetros de temporização?

DRAM: LEITURA
• Inicio do ciclo de leitura:
• Controlador disponibiliza o endereço da linha A0-A10
• Controlador coloca em nível baixo RAS
• Controlador transfere para dentro da memória o endereço de linha da célula que deve ser acessada
• O endereço deve estar estável por um tempo* antes da descida de RAS
• O endereço deve permanecer estável por um tempo* após a descida de RAS
• *(tempo mínimo em segundos)

DRAM: LEITURA
• RAS:
• Deve permanecer em baixo durante todo o ciclo de leitura
• CAS:
• Habilita o buffer de saída após a transferência do endereço
• Deve permanecer em alto durante a transferência do endereço da linha para dentro da memória
• Isso assegura que a saída (Q) fique em alto

DRAM: PARAMÊTROS DE TEMPORIZAÇÃO PARA
ATIVAÇÃO DA LINHA RAS

DON’T CARE = NÃO IMPORTA
LINHAS DE ENDEREÇOS

RAS – ROW ADDRESS STROBE RAS em nível baixo transfere
para dentro da memória o
endereço de linha da célula
que será acessada
tsu(RA) = row-address setup time
th(RA) = row-address hold time

Tempo (0ns) mínimo necessário
para a estabilidade do endereço
antes da descida de RAS

Após a descida, o endereço
deve permanecer estável por
este tempo (10ns)!

DRAM: LEITURA
• Após o envio do endereço da linha para a memória:
• Enviar o endereço da coluna para a memória 
• O endereço que será enviado deve estar estável por um tempo
• Controlador coloca CAS em nível baixo
• O endereço é aceito pela memória
• A descida do sinal de CAS não deve ocorrer antes de um tempo após o início da
descida de RAS
• As linhas de endereços devem permanecer estáveis por um tempo após a
ativação de CAS
• WE deve permanecer em nível alto
• CAS também habilita o buffer de saída

ATIVAÇÃO DA LINHA CAS

Tsu(CA) = tempo mínimo em que
o endereço está estável (column-
address-setup time)
Necessário para que o controlador
coloque CAS em baixo

O endereço é aceito pela memória
quando CAS está em baixo!
th(CA) = column-address hold time

A descida de CAS não pode iniciar
antes do inicio da descida de RAS.
Isso é coordenado pelo tempo
TRLCL (row-low-signal column-low-
signal time)

As linhas RAS e CAS devem
permanecer estáveis durante
th(CA), no mínimo

ATIVAÇÃO DA LINHA RAS E CAS

DRAM: LEITURA
• Como disponibilizar um bit de dado na saída?
• Alguns segundos após a descida de CAS, é habilitado o buffer de saída
• Nesse INSTANTE, o dado ainda é inválido
• Como assegurar que o dado é válido na saída?
• ta(R):
• Especifica o intervalo de tempo mínimo transcorrido entre a descida de RAS e a validação
• Indica a velocidade da memória
• O dado NÃO estará disponível na saída antes de ta(R) segundos

DRAM: PARAMETROS DE TEMPORIZAÇÃO PARA A
LEITURA DE UM BIT DA MEMÓRIA

Dado inválido
neste momento!
Bufffer de saída
pronto

Tempo necessário
para que o dado se
torne válido!

Dado pronto na
saída Q!

DRAM: LEITURA
• Como termina a operação de LEITURA?
• As linhas CAS e RAS devem ir para nível alto
• Obsevar:
• CAS e RAS devem permanecer em baixo durante o tempo especificado pelo dispositivo [tw(CL) e tw(RL)]
• RAS NÃO deve se tornar alto antes do tempo medido após o inicio da descida de CAS (tclrh)
• CAS NÃO deve se tornar alto antes do tempo medido após o inicio da descida de RAS (trlch)

DRAM: LEITURA
• CAS = 1  buffer desabilitado
• Nesse momento Q ainda não estará em alto, leva um tempo
• Um novo ciclo de escrita não pode começar antes da DRAM reescrever o dado recém acessado (pré-carga)
• RAS e CAS = 1 não indica que o ciclo de leitura foi completado
• Operação PRÉ-CARGA:
• CAS e RAS devem estar em alto durante um tempo mínimo

DRAM: LEITURA
• WE: pino de controle que solicita a operação de leitura (ativo em baixo nível)
• Restrição durante o ciclo de leitura para WE:
• WE deve estar em alto por um tempo antes da descida de CAS
• WE deve permanecer em alto por um tempo após o início da subida de CAS
• WE deve ser mantido em ALTO durante o tempo em que CAS estiver em baixo

DRAM: LEITURA
• Duração do mínimo ciclo de leitura:
• ta(R):
• Período dominante do ciclo de leitura de um bit da memória
• representa o tempo decorrido desde o início da descida de RAS
• Representa a disponibilidade dos dados
• tw(R):
• Restringe o tempo após os dados estarem disponíveis
• Representa o tempo mínimo em que o pulso RAS deve permanecer em alto

DRAM: LEITURA
• Duração do mínimo ciclo de leitura:
• No exemplo, ta(R) = 60ns, tw(R) = 40ns
• Um novo ciclo não pode iniciar antes de:
• Tc(rd) = ta(R) + tw(RH)
• Portanto
• Tc(rd) = 60ns + 40ns = 100ns
• + 5ns para as transições da linha RAS, portanto, tc(rd) = 110ns

DRAM: PARAMETROS DE TEMPORIZAÇÃO PARA O
TÉRMINO DE UM CICLO DE LEITURA

Término do
ciclo de leitura

Tw(cl) e tw(rl):
tempo em que
CAS e RAS
devem ficar em
baixo

Tempo que a
saída Q precisa
para entrar em
ALTO

TÉRMINO DE UM CICLO DE LEITURA Aqui ocorre a
operação de
pré-carga!
Tw(rh) é maior
que t(ch)

DRAM: ESPECIFICAÇÃO COMPLETA DO CICLO DE
LEITURA

DRAM: ESCRITA
• A principal diferença de temporização da ESCRITA para a LEITURA está na ativação de WE (antes ou
depois da linha CAS ir para baixo)
• Os parametros de temporização para a operação de escrever é basicamente igual à de leitura
• Dois modos:
• EARLY-WRITE: escrita antecipada
• DELAYED-WRITE: escrita atrasada

DRAM: EARLY-WRITE
• Early-write
• O controlador coloca WE em baixo antes de ativar CAS
• O inicio da descida de CAS:
• transfere o dado para dentro da RAM
• Torna-se referencia para os intervalos de tempo de setup e de hold para os endereços
• As linhas D e Q durante o ciclo de escrita early-write podem ser conectadas (entre elas)

DRAM: EARLY-WRITE
• O dado deve estar estável por pelo menos alguns segundos antes do inicio da descida de CAS
• O dado deve permanecer estável por pelo menos alguns segundos após o inicio da descida de CAS e
RAS
• DURAÇÃO DE UM CICLO DE ESCRITA: é a mesma do ciclo de leitura para ambas as formas!

DRAM: DELAYED-WRITE
• Delayed-write
• A descida da linha WE transfere o dado para dentro da RAM depois que CAS é colocado em baixo
• A descida WE é que funciona como referencia para os intervalos de tempo de setup e de hold
• CAS está em baixo nível enquanto WE estiver em alto nível
• As linhas D e Q durante o ciclo de escrita delayed-write podem causar conflito de barramento, pois a saída é brevemente
acionada, como se estivesse lendo! O conflito não ocorrerá se a memória tiver barramentos de E/S diferentes

CICLO DE ESCRITA EARLY-WRITE

CICLO DE ESCRITA DELAYED-WRITE

REFRESH DRAM
• Controlador de memória dinâmica:
• Deve garantir qua DRAM passe por um ciclo completo de refresh dentro do tempo especificado
• Um refresh ocorre ou em uma operação de escrita, ou em uma operação de leitura, ou em uma operação específica de refresh
• As mesmas restrições de tempo para as operações de leitura e escrita devem ser usadas pelo controlador quando este for realizar
uma operação de refresh
• Tempo gasto para o refresh na memória de 4M X 1 
• 2.048 linhas x 110ns = 225us (ou 1% dos 32ms alocados para o refresh)

RAS-ONLY REFRESH
• REFRESH APENAS COM RAS – 1º MÉTODO DE REFRESH
• Controlador mantém CAS em alto
• Controlador usa RAS para enviar endereços
• Controlador deve lembrar das linhas acessadas em cada operação
• Q nunca é habitiliado no refresh

HIDDEN-REFRESH
• REFRESH ESCONDIDO – 2º MÉTODO
• Após uma leitura na memória e, enquanto a CPU decodifica uma instrução, um ciclo de refresh é inserido
• RAS e CAS estarão em baixo antes do término de um ciclo normal de leitura
• O controlador mantém CAS em alto e pulsa RAS, neste instante, gerando um endereço de linha interno para o refresh
• Barramento de endereços externo é ignorado nesse período de tempo
• CAS estando habilitada durante todo esse tempo, a saída também estará ativa com o dado
• Isso consome mais energia que o primeiro método

CAS-BEFORE-RAS
• CAS ANTES DO RAS
• CAS é ativado em baixo antes da linha RAS
• Nesse instante
• Gerador de endereços interno gera um novo endereço a cada vez que RAS subir e descer
• A saída nunca está habilitada
• Consome pouca energia

FPM-RAM: FAST PAGE MODE RAM
• Ram com modo de página veloz
• 486 com pentes de 30 pinos
• A memória espera que o próximo acesso aconteça na MESMA LINHA e que será necessário enviar
apenas o novo endereço da COLUNA
• Economia de tempo

• Ciclo de leitura:
• RAS é ativado
• Transfere um endereço de linha para a DRAM
• A cada subida e descida de CAS uma sequencia de multiplos acessos a diversas colunas é feito
• Quando CAS está em baixo é transferido para a memória um endereço de coluna
• CAS controla o buffer de saída

• Velocidades: 60 a 70 ns
• FPM-RAM deixou de ser eficiente com o aumento da velocidade das CPUs
• EDO-RAM a substituiu
• Largura de banda em um sistema de 64 bits: 151MB/s
• Transferencia de 4 dados em sequencia
• Gasta-se 5 períodos de relógio:
• 1 para transferir a primeira linha
• 1 para transferir a primeira coluna
• 3 para transferir as colunas subsequentes

EDO-RAM: EXTENDED DATA OUTPUT RAM
• RAM com saída de dados estendida
• 1994 – processadores pentium
• Acessos sequenciais mais rápidos
• Um LATCH foi adicionado na saída de dados
• O LATCH retem o dado na saída liberando o CAS para transferir o endereço de uma nova coluna
• CAS não comanda mais o buffer de saída
• O dado lido é mantido pelo LATCH

• Ciclo de leitura semelhante ao da FPM-RAM
• Tempos de acesso: 70, 60 e 50ns (para barramentos de 66MHZ)
• Largura de banda para um sistema de 64 bits: 192MB/s
• Gasta-se 5 períodos de relógio:
• 1 para transferir a primeira linha
• 1 para transferir a primeira coluna
• 2 para transferir as colunas subsequentes

BEDO-RAM: BURST EXTENDED DATA OUTPUT RAM
• RAM com rajada de dados estendida
• Parecida com a EDO-RAM
• Transfere-se apenas o primeiro endereço da coluna
• Os 3 endereços seguintes são gerados internamente por um contador de 2 bits
• Com isso a transferencia de endereços consecutivos foi dispensada

• Outra inovação: pipeline interno
• Como funcionava até então:
• Após o recebimento do endereço:
• Acesso a matriz de memória – tempo gasto
• Disponibilização do dado na saída – tempo gasto
• Latch ocioso enquanto a matriz de células é acessada
• Matriz de células ociosa enquanto o dado é disponibilizado no latch
• O pipeline permite que essas operações ocorram de forma simultanea: um dado é disponibilizado na saída o LATCH
enquanto um dado é buscado na matriz de células!

• Temporização:
• Um endereço de coluna é transferido no inicio da descida de CAS
• Todo inicio de descida de CAS, a partir dai, incrementa o contador de endereços de coluna
• Cada vez que CAS for para ALTO, um dado é disponibilizado na saída
• Em um sistema de 64 bits: 264MB/s de largura de banda
• Pouca aceitação no mercado: surgiu na mesma época que a SDRAM!

SDRAM: SYNCHRONOUS DYNAMIC RAM
• Memória dinâmica sincrona
• A maioria dos acessos de um dispositivo são sequenciais
• Em uma memória NÃO síncrona:
• O dispositivo que espera a resposta da memória fica ocioso aguardando o fim da operação de e/s
• O endereço é apresentado e algumas linhas de controle são ativadas
• Depois de um retardo, necessário para as operações internas da dram, a memória executa a operação solicitada
pelo dispositivo

• Em uma memória síncrona:
• Endereço e sinais de controle são armazenados pela memória
• A sdram disponibiliza os dados em sequencia, um a cada periodo de relógio, sem a necessidade de um sinal de controle
• Endereços são gerados por um contador interno
• Em um barrramento de 64 bits com 66 MHZ, a largura de banda é de 264MB/s
• Opera com dipositivos de 66, 100 (banda de 400MB/s) e 133MHz (banda de 533MB/s)

• A velocidade das SDRAMs é especificada pela frequencia do barramento onde vão operar
• Exemplo: Memória de 1M x 16
• Palavra de 16 bits
• Operações de leitura/escrita em modo rajada
• 16M células de memória
• Dois bancos com 512k x 16
• Cada banco tem 2.048 linhas por 256 colunas e 16 bits
• Pipeline interno

SDRAM: SYNCHRONOUS DYNAMIC RAMSimbolo Tipo Descrição
CLK IN RELÓGIO DO SISTEMA
CKE IN ATIVA OU DESATIVA O CLOCK
CS IN HABILITA DECODIFICADOR DE COMANDOS
RAS, CAS, WE IN ENTRADAS DE COMANDO
DQML, DQMH IN CONTROLA O BUFFER DE DADOS
BA IN DEFINE O BANCO A SER ACESSADO
A0-A10 IN ENDEREÇOS DE ENTRADA
DQO-DQ15 IN/OUT DADOS
NC - NÃO CONECTADO
VDDQ - ALIMENTAÇÃO ISOLADA – SÓ PARA DADOS
VSSQ - TERRA ISOLADO – SÓ PARA DADOS
VDD - ALIMENTAÇÃO
VSS - TERRA

DDRAM: DOUBLE DATA RATE SDRAM
• Doubled data rate – taxa de dados dobrada
• Trabalha com duas SDRAMs em paralelo
• Usa 1 período de relógio para receber o comando
• Usa meio período de relógio para cada transferencia
• Uma SDRAM é ativa em baixo
• Outra SDRAM é ativa em alto
• DRAM = banda de 1,6MB/s se opera a 200MHZ (200 x 8bytes)
• DDR SDRAM = banda de 3,2MB/s (duas SDRAM trabalhando em fases opostas)

DDR-RAM: DOUBLE DATA RATE SDRAM
• Relógios cada vez mais rápidos
• Memórias não acompanharam a evolução
• 2003:
• DRDRAM não são mais usadas pela INTEL
• INTEL voltou a usar SDRAM
• Nos novos processadores foram usadas as QDR SDRAM (taxa quadruplicada – duas DDR SDRAM em paralelo)
• Pentium 4 extreme edition: taxa de 1066MHZ com banda de 8,5GB/s (1066mhz x 8 bytes)

DDR-RAM: DOUBLE DATA RATE SDRAM

DR-DRAM: DIRECT RAMBUS DRAM
• Empresa RAMBUS, tecnologia/especificação de barramentos
• DR – direct rambus é composta por:
• Um controlador (fica em uma extremidade)
• Um ou mais DR-DRAM conectada através de um barramento comum (ficam espalhadas ao longo do
barramento)
• Usa detecção e correção de erros de bits
• Conjunto de sinais é usado para controlar o fluxo de informações
• 1.600MB/s de banda em uma taxa de 800MHZ

DR-DRAM: DIRECT RAMBUS DRAM
• O conector de um DR-DRAM é chamado RIMM (184 pinos)
• Pentium III e Pentium 4
• Memórias caras
• Desempenho abaixo do esperado
• Concorrencia com a DDR-SRAM e QDR-SRAM

VRAM: VIDEO RAM
• Memória de vídeo ou Ram com porta dual
• Indica a disponibilidade de responder a dois acessos simultaneos
• Prestam serviços a dois mestres diferentes: CPU e controlador de vídeo
• A tela é atualizada através de operações de leitura e escrita (CPU)
• O controlador de vídeo acessa a VRAM para gerar o sinal que é entregue ao monitor de vídeo. Usa um DAC para tal
operação (conversor digital analógico)
• VRAM permite que a CPU atualize a memória de vídeo ao mesmo tempo em que o DAC faz os acessos, garantindo uma
imagem limpa.

SIMM E DIMM
• SIMM: single in line memory module ou módulo de memória em linha única
• DIMM: dual in line memory module ou módulo de memória em linha dupla
• Especificam o EMPACOTAMENTO das memórias RAM (não é o tipo, mas o encapsulamento)
• DIMM – SDRAM

SIMM E DIMM
• Módulos SIMM:
• 30 ou 72 pinos
• Barramento de dados de 8 bits (9 com o bit de paridade)
• 4 SIMM de 30 pinos são necessários para formar um barramento de 32 bits
• Um módulo SIMM de 72 pinos tem um barramento de 32 bits
• 2 módulos SIMM de 72 pinos são necessários para formar um barramento de 64 bits

SIMM E DIMM
• Módulos DIMM:
• 168 pinos
• Barramento de 64 bits

ASYNC SRAM
• ASYNCHRONOUS SRAM
• USADA PARA CONSTRUIR BANCOS DE CACHES
• 20, 15 OU 12 NS DE TEMPO DE ACESSO
• MAIS RÁPIDA QUE A DRAM

SYNC SRAM
• SYNCHRONOUS BURST RAM
• RAM ESTATICA CAPAZ DE TRABALHAR EM MODO SINCRONO
• FORNECE DADOS À VELOCIDADE DA CPU
• 8,5 A 12 NS DE TEMPO DE ACESSO
• USO RARO ATUALMENTE

PB SRAM
• PIPELINE BURST RAM
• PIPELINE BURST CACHE
• TEMPO DE ACESSO ENTRE 4,5 A 9NS
• USA REGISTRADORES DE ENTRADA E SAÍDA NO PIPELINE

ROM
• ROM = read only memory
• Retêm a informação, mesmo na ausência de energia elétrica
• Operações: apenas leitura
TIPO DESCRIÇÃO
PROM Programável pelo usuário
EPROM Programável e apagável com exposição à luz ultravioleta. (primeiras BIOS)
EEPROM Programável e apagável eletricamente
FLASH Pode ser apagada totalmente, de forma elétrica, em um tempo curto. Não permite o
apagamento a nível de byte. É um meio termo entre EPROM e EEPROM.
FLASH-BIOS Permite atualização.

BIOS
• BIOS = basic input output system
• É um programa gravado em um tipo de ROM
• Função 1:
• Responsável pela inicialização do sistema
• Detecta dispositivos
• Carrega o S.O.
• Etc.
• Função 2:
• Estabelece interface entre o hardware e o S.O.
• Disponibiliza serviços padronizados via interrupções por software

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