DESARROLLO DE UN COPROCESADOR EN PUNTO FLOTANTE PARA LA RESOLUCIÓN DE LA ECUACIÓN DE POISSON 1D EN ESTRUCTURAS SOI

UNIVERSIDAD DE GRANADA

INGENIERÍA ELECTRÓNICA

Departamento de Electrónica y Tecnología de Computadores

DESARROLLO DE UN COPROCESADOR EN
PUNTO FLOTANTE PARA LA RESOLUCIÓN DE LA
ECUACIÓN DE POISSON 1D EN ESTRUCTURAS SOI

Trabajo Fin de Carrera

Francisco Pasadas Cantos

Granada 2012

Directores:

Antonio García Ríos Luis Parrilla Roure

Andrés Godoy Medina Carlos Sampedro Matarín



DESARROLLO DE UN COPROCESADOR EN
PUNTO FLOTANTE PARA LA RESOLUCIÓN DE LA
ECUACIÓN DE POISSON 1D EN ESTRUCTURAS SOI

Trabajo Fin de Carrera

Francisco Pasadas Cantos

Tribunal:

D/Dña

D/Dña

D/Dña

Calificación:

Presentado en Granada a de de 2012

Evaluado en Granada a de de 2012

El Presidente El Vocal El Secretario



AUTORIZACIÓN DE LECTURA DE TRABAJO FIN DE CARRERA

D. Antonio García Ríos, D. Andrés Godoy Medina, D. Luis
Parrilla Roure y D. Carlos Sampedro Matarín, profesores del
Departamento de Electrónica y Tecnología de Computadores de la
Universidad de Granada, como directores del Trabajo Fin de Carrera
titulado Desarrollo de un coprocesador en punto flotante para la
resolución de la ecuación de Poisson 1D en estructuras SOI, y realizado
por el alumno D. Francisco Pasadas Cantos

CERTIFICAN:

Que el citado Trabajo Fin de Carrera, ha sido realizado y redactado
por dicho alumno y autorizan su presentación.

Granada 2012

Fdo. Antonio García Ríos Fdo. Luis Parrilla Roure

Fdo. Andrés Godoy Medina Fdo. Carlos Sampedro Matarín



AUTORIZACIÓN DE DEPÓSITO EN LA BIBLIOTECA

Yo, D. Francisco Pasadas Cantos con DNI 26046558R, autor del
Trabajo Fin de Carrera titulado Desarrollo de un coprocesador en punto
flotante para la resolución de la ecuación de Poisson 1D en estructuras
SOI realizado en la Universidad de Granada

AUTORIZO:

Al depósito de dicho Trabajo en la Biblioteca de la Universidad de
Granada, y de la visualización a través de Internet.

Granada 2012

Fdo. Francisco Pasadas Cantos



RESUMEN

En el presente trabajo se desarrolla un coprocesador en punto flotante y simple
precisión para resolver la ecuación de Poisson 1D en un transistor de doble puerta
sobre un sustrato de silicio orientado a un entorno de computación grid. En primera
instancia, se describe la tecnología que ha permitido la fabricación de este dispositivo,
la tecnología de silicio sobre aislante (SOI). Seguidamente, se definen las
herramientas matemáticas que describen el comportamiento de un dispositivo
electrónico. Se aplican dichas herramientas para obtener la ecuación discreta de
Poisson 1D, de manera que pueda ser resuelta numéricamente en un computador. La
resolución de dicha ecuación se orienta a un entorno de computación grid mediante
una plataforma reconfigurable, por lo que se desarrolla la implementación del
sistema en lenguaje de descripción hardware (HDL), acompañado de un estudio de los
recursos necesarios en las FPGAs más comunes en la actualidad.

Palabras clave: coprocesador, ecuación de Poisson 1D, punto flotante, SOI

ABSTRACT

The aim of this project is to develop a single precision floating point coprocessor to
solve the 1D Poisson equation in a dual gate transistor on a silicon substrate oriented
grid computing environment. First, it is described silicon on insulator (SOI)
technology that allows the fabrication of this device. Next, it is defined the
mathematical tools that describes the behavior of an electronic device. These tools are
applied in order to obtain the 1D Poisson discrete equation, so that a computer is able
to solve it numerically. The resolution of this equation is oriented to a grid computing
environment using a reconfigurable platform, so the system is implemented in
hardware description language (HDL), accompanied by a study of the necessary
resources specified for the most common FPGAs.

Keywords: coprocessor, 1D Poisson equation, floating point, SOI

“Hallaré un camino o me lo
abriré”.

Aníbal (247-183 a.C.)

Índice general

Índice de Figuras vii

Índice de Tablas xiii

Abreviaturas y siglas xv

Prólogo xix

I FUNDAMENTOS 1

1 La Tecnología SOI 3
1.1 Motivación de la Tecnología SOI .......................................................... 5
1.2 Obtención de Obleas SOI...................................................................... 9
1.2.1 Técnicas basadas en crecimiento epitaxial .............................. 9
1.2.2 Técnicas basadas en recristalización ....................................... 11
1.2.3 Técnicas basadas en implantación iónica ................................ 12
1.2.4 Técnicas basadas en wafer bonding ......................................... 12
1.3 Ventajas de la Tecnología SOI.............................................................. 15
1.4 Clasificación de Dispositivos SOI ......................................................... 16
1.4.1 Dispositivos de una puerta ...................................................... 17
1.4.2 Dispositivos de doble puerta .................................................... 18
1.4.3 Dispositivos multipuerta ......................................................... 22
1.5 Conclusiones ......................................................................................... 24

Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI i

Índice general

2 Modelado de dispositivos semiconductores 25
2.1 Simulación de dispositivos ................................................................... 25
2.2 Simuladores.......................................................................................... 27
2.3 Historia del modelado numérico........................................................... 28
2.4 Conclusiones ......................................................................................... 29

3 Ecuación discreta de Poisson 1D 31
3.1 Discretización del espacio continuo ...................................................... 32
3.2 Diferencias finitas ................................................................................ 33
3.3 Condiciones de contorno ....................................................................... 36
3.4 Ecuación discreta de Poisson 1D .......................................................... 37
3.4.1 Error iterativo .......................................................................... 38
3.5 Conclusiones ......................................................................................... 39

4 Aritmética en punto flotante 41
4.1 Definición numérica IEEE 754............................................................. 42
4.2 Aritmética IEEE 754 ............................................................................ 43
4.2.1 Operación de suma/resta.......................................................... 43
4.2.2 Operación de multiplicación/división ....................................... 44
4.2.3 Redondeo .................................................................................. 45
4.2.4 Desbordamiento ....................................................................... 46
4.2.5 Excepciones .............................................................................. 47
4.3 Conclusiones ......................................................................................... 48

5 Entorno de computación grid 49
5.1 FPGAs .................................................................................................. 49
5.1.1 Historia .................................................................................... 50
5.1.2 Características ......................................................................... 52
5.1.3 Programación ........................................................................... 53
5.1.4 Aplicaciones.............................................................................. 53
5.1.5 Tecnología de la memoria de programación............................. 54

ii Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI

Índice general

5.2 Computación grid ................................................................................. 54
5.2.1 Historia .................................................................................... 55
5.2.2 Definición y características ...................................................... 55
5.2.3 Ventajas y requisitos ................................................................ 56
5.2.4 Desventajas .............................................................................. 57
5.3 Conclusiones ......................................................................................... 58

II HERRAMIENTAS SOFTWARE 59

6 Herramientas software 61
6.1 Simulación numérica............................................................................ 61
6.1.1 MATLAB .................................................................................. 62
6.2 Implementación, simulación digital y generación de HDL .................. 64
6.2.1 Simulink................................................................................... 64
6.2.2 Xilinx System Generator for DSP ............................................ 66
6.3 Síntesis de sistemas digitales en HDL ................................................. 69
6.3.1 Xilinx ISE Design Suite ........................................................... 69

III DESARROLLO DEL TRABAJO Y RESULTADOS 71

7 Simulación numérica 73
7.1 Simulación numérica de la ecuación discreta de Poisson 1D ............... 73
7.2 Aproximación de la función exponencial .............................................. 78
7.2.1 Serie de Taylor ......................................................................... 80
7.2.2 Aproximación lineal por tramos ............................................... 84
7.2.3 Aproximación polinómica óptima por tramos .......................... 89
7.3 Conclusiones ......................................................................................... 93

8 Implementación y simulación del sistema digital 97
8.1 Circuito configuración de memoria RAM ............................................. 98
8.2 Circuito zona de óxido .......................................................................... 107

Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI iii

Índice general

8.3 Circuito zona de semiconductor............................................................ 110
8.4 Circuito de parada, inicio y fin ............................................................. 115
8.5 Coprocesador para la resolución de la ecuación de Poisson 1D............ 116
8.6 Conclusiones ......................................................................................... 121

9 Generación, síntesis HDL y estimación de consumo de
recursos 123
9.1 Arquitectura de una FPGA .................................................................. 123
9.2 Estimación de consumo de recursos ..................................................... 125
9.2.1 Spartan 3 – XC3S50 ................................................................. 125
9.2.2 Spartan 3 – XC3S1000 ............................................................. 125
9.2.3 Virtex 4 – XC4VFX12............................................................... 126
9.2.4 Virtex 4 – XC4VFX100 ............................................................. 126

Conclusiones 127

IV APÉNDICES 129

A Programación en MATLAB (I) 131
A.1 Simulación numérica de la ecuación discreta de Poisson 1D ............... 131
A.2 Serie de Taylor ..................................................................................... 132
A.3 Aproximación lineal por tramos ........................................................... 133
A.4 Aproximación polinómica óptima por tramos....................................... 136
A.4.1 Función mim ............................................................................ 138

B Xilinx Blockset 141
B.1 Addsub.................................................................................................. 141
B.2 Constant ............................................................................................... 143
B.3 Convert ................................................................................................. 144
B.4 Counter ................................................................................................. 145
B.5 Delay .................................................................................................... 146

iv Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI

Índice general

B.6 Down Sample........................................................................................ 147
B.7 Gateway In ........................................................................................... 148
B.8 Gateway Out ........................................................................................ 149
B.9 Logical .................................................................................................. 149
B.10 MCode................................................................................................... 150
B.11 Mult ...................................................................................................... 151
B.12 Mux....................................................................................................... 152
B.13 Pause Simulation ................................................................................. 153
B.14 ROM ..................................................................................................... 153
B.15 Register ................................................................................................ 155
B.16 Reinterpret ........................................................................................... 155
B.17 Single Port RAM................................................................................... 156
B.18 System Generator................................................................................. 157

C Programación en MATLAB (II) 161
C.1 Máquina de estados finitos ControlFSM .............................................. 161
C.2 Máquina de estados finitos ControlFSM2 ............................................ 162
C.3 Máquina de estados finitos PauseFSM ................................................ 163
C.4 Máquina de estados finitos StartFSM ................................................. 164

Bibliografía 165

Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI v

vi Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI

Índice de Figuras

1.1 Gráfico de la Ley de Moore. Evolución del número de transistores
por microprocesador a lo largo del tiempo............................................ 4

1.2 Gráfico de la Ley de Koomey. Evolución de la eficiencia energética de
diferentes microprocesadores a lo largo del tiempo ............................. 5

1.3 Aislamiento lateral mediante dióxido de silicio entre transistores
NMOS y PMOS..................................................................................... 6

1.4 Transistores NMOS y PMOS fabricados sobre una oblea de
tecnología SOI. En este caso, los canales de ambos dispositivos se
encuentran aislados entre sí ................................................................ 6

1.5 Comparación de potencia consumida y tensión de alimentación
frente a tiempo de acceso entre la tecnología convencional y la
tecnología SOI ...................................................................................... 7

1.6 Comparación de las predicciones realizadas por la ley de Moore con
el rendimiento obtenido con las tecnologías tradicionales y SOI ......... 8

1.7 Crecimiento epitaxial lateral de silicio mediante la técnica ELOG ..... 10

1.8 Crecimiento epitaxial lateral de silicio mediante la técnico LSPE ...... 11

1.9 Recristalización de silicio por medio de la técnica Laser
Recrystallization ................................................................................... 11

1.10 Obtención de una oblea SOI mediante la técnica SIMOX.................... 12

1.11 Obtención de obleas SOI mediante la técnica ELTRAN ...................... 13

Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI vii

Índice de Figuras

1.12 Obtención de obleas SOI (UNIBOND) mediante la técnica
SMART-CUT ........................................................................................ 14

1.13 Representación esquemática de un SGSOI .......................................... 17

1.14 Representación de la sección de dispositivos SGSOI: FD (izqda.) y
PD (dcha.) ............................................................................................. 17

1.15 Representación de la sección de un dispositivo VCBM ........................ 18

1.16 Representación esquemática de un DGSOI ......................................... 19

1.17 Representación de la sección de un DGSOI, dispositivo bajo estudio
en este trabajo ...................................................................................... 19

1.18 Dependencia de la densidad de carga con el espesor de la lámina de
Si en dispositivos de doble puerta. La inversión de volumen puede
observarse claramente para espesores inferiores a 10nm.................... 20

1.19 Comparación de la dependencia de la movilidad electrónica con el
espesor de la lámina de Si en dispositivos SGSOI y DGSOI. Los
efectos de la inversión en volumen pueden observarse con claridad
suponiendo un aumento importante de la movilidad para espesores
inferiores a 10nm.................................................................................. 21

1.20 Representación esquemática de un trigate........................................... 23

1.21 Representación esquemática de un Π-Gate (izqda.) y un Ω-Gate
(dcha.) ................................................................................................... 23

1.22 Representación esquemática de un GAA (izqda.) y un G4FET (dcha.). 24

4.1 Anatomía de un número en punto flotante simple precisión ............... 42

4.2 Representación no uniforme de números en punto flotante simple
precisión en la escala real .................................................................... 43

4.3 Rango de la escala real representable por el estándar IEEE 754
simple precisión .................................................................................... 43

4.4 Diagrama de flujo de la operación suma/resta definida en el estándar
IEEE 754 .............................................................................................. 44

viii Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI

Índice de Figuras

4.5 Diagrama de flujo de la operación multiplicación/división definida en
el estándar IEEE 754 ........................................................................... 45

5.1 Arquitectura interna de una FPGA...................................................... 51

5.2 Virtex-6, FPGA de Xilinx ..................................................................... 52

6.1 MATLAB, herramienta software utilizada en este trabajo para
simulación numérica y presentación de resultados.............................. 63

6.2 Simulink, herramienta software utilizada en este trabajo para
implementación y simulación de modelos ............................................ 66

6.3 System Generator for DSP, herramienta software utilizada en este
trabajo para implementación de sistemas digitales y generación de
código HDL ........................................................................................... 68

6.4 Xilinx ISE Design Suite 13.4, herramienta software utilizada en este
trabajo para para la síntesis del sistema digital en HDL. ................... 70

7.1 Esquema de la estructura de un dispositivo DGSOI............................ 73

7.2 Resultado de la simulación numérica de la ecuación discreta de
Poisson 1D realizada con MATLAB ..................................................... 76

7.3 Serie de Taylor. Error relativo en función del grado del polinomio de
Taylor ................................................................................................... 83

7.4 División del rango de interés de la función exponencial en
2 puntos equiespaciados................................................................... 84

7.5 Formato a nivel de bit que presentarán todas las muestras de ′( ) ... 86

7.6 Metodología utilizada para detectar la dirección de memoria a la que
acudir dado un valor de ′( ). Los valores de la función exponencial
evaluados en cada punto en los que se ha dividido el rango
corresponden a ( ), mientras que ( ) representa el valor de la
pendiente entre cada par de puntos ..................................................... 86

7.7 Aproximación lineal por tramos. Error relativo en función del
tamaño de la memoria ROM ................................................................ 89

Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI ix

Índice de Figuras

7.8 Aproximación polinómica óptima por tramos. Error relativo en
función del tamaño de la memoria ROM.............................................. 92

7.9 Aproximación polinómica óptima por tramos. Error relativo en
función del grado del polinomio............................................................ 93

7.10 Resultado de la simulación numérica de la ecuación discreta de
Poisson 1D tras aproximar la función exponencial mediante una
aproximación polinómica por tramos, realizada con MATLAB............ 95

8.1 Mecanismo para cambiar la dirección de memoria y poder obtener
durante el cálculo de la muestra ( ), la muestra siguiente ( + 1) ... 99

8.2 Señales de control que permiten acceder a la muestra actual ( ) a la
muestra siguiente ( + 1) y realizar la escritura del resultado de la
muestra actual en la misma posición de memoria ............................... 100

8.3 Captación de muestras mediante biestables D habilitados por
señales de control ................................................................................. 101

8.4 Puerto de salida de la memoria RAM................................................... 101

8.5 Señales de control para habilitar los biestables de forma que capten
correspondientemente las muestras ( ) y ( + 1).............................. 102

8.6 Salidas de los biestables D habilitados por señal de control. Se
observa como se ha realizado la captación de las señales ( ) y
( + 1) correctamente.......................................................................... 103

8.7 Señales de control................................................................................. 103

8.8 Máquina de estados finitos implementada para la generación de las

8.9 Circuito configuración de memoria RAM ............................................. 105

8.10 Resultado obtenido tras iterar la función durante 10 ciclos.............. 106

8.11 Máquina de estados para tipo Mealy implementada para generar

8.12 Circuito zona de óxido .......................................................................... 108

x Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI

Índice de Figuras

8.13 Señales de control generadas por la máquina de estados finitos
ControlFSM2 ........................................................................................ 109

8.14 Primera iteración ejecutada del método iterativo que resuelve la
ecuación de Poisson 1D. La salida es constante a un valor de 0.5
para las muestras pertenecientes a la zona de semiconductor ............ 110

8.15 Circuito zona de semiconductor ........................................................... 112

8.16 Subsistema construido en el circuito zona de semiconductor que, a
partir de una dirección ROM, extrae los coeficientes del polinomio de
()
Taylor y realiza la evaluación en el punto = ............................... 113

8.17 Primera iteración ejecutada del método iterativo que resuelve la
ecuación de Poisson 1D. La salida es constante a un valor de 0.5
para las muestras pertenecientes a la zona de óxido ........................... 114

8.18 Máquina de estados finitos tipo Mealy implementada para el circuito
de inicio y fin ........................................................................................ 116

8.19 Coprocesador para la resolución de la ecuación de Poisson 1D en
estructuras SOI .................................................................................... 118

8.20 Salida obtenida para un umbral de 10-2 ............................................... 119



Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI xi

xii Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI

Índice de Tablas

4.1 Conjunto de tipos de números representables por el estándar IEEE
754 simple precisión ............................................................................. 42

4.2 Empleo de bits de guarda para el proceso de redondeo especificado
en el estándar IEEE 754 ...................................................................... 46

6.1 Requisitos mínimos recomendados por el software de MATLAB en
función del SO ...................................................................................... 63

6.2 Requisitos mínimos recomendados por Xilinx ISE Design Suite 13.4
en función del SO ................................................................................. 68

7.1 Declaración de constantes para la simulación numérica ..................... 74

7.2 Declaración de constantes de entrada para la simulación numérica ... 75

7.3 Estudio del comportamiento del esquema numérico en función de sus
parámetros críticos ............................................................................... 77

7.4 Carga computacional y consumo de recursos adicional que implica
adoptar la serie de Taylor truncada como alternativa a la función
exponencial ........................................................................................... 81

7.5 Error de aproximación cometido en función del orden del polinomio
de Taylor............................................................................................... 82

7.6 Carga computacional y consumo de recursos de la técnica de
aproximación lineal por tramos............................................................ 87

7.7 Error de aproximación cometido en función de la colocación del
punto binario ........................................................................................ 88

Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI xiii

Índice de Tablas

7.8 Carga computacional y consumo de recursos de la técnica de
aproximación polinómica óptima por tramos ....................................... 91

7.9 Error de aproximación cometido en función del tamaño de la
memoria y del grado del polinomio ...................................................... 91

7.10 Comparación de carga computacional, consumo de recursos y error
entre las tres técnicas de aproximación de la función exponencial
desarrolladas en este trabajo ............................................................... 94

8.1 Evaluación del error de aproximación introducido al adoptar la
técnica de aproximación de la función exponencial, aproximación
polinómica óptima por tramos. Se comparan los resultados obtenidos
mediante la simulación numérica en MATLAB y la simulación
digital en Simulink............................................................................... 121

9.1 Estimación de recursos para una Spartan 3 XC3S50 .......................... 125

9.2 Estimación de recursos para una Spartan 3 XC3S1000 ...................... 125

9.3 Estimación de recursos para una Virtex 4 XC4VFX12 ........................ 126

9.4 Estimación de recursos para una Virtex 4 XC4VFX100 ...................... 126

xiv Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI

Abreviaturas y siglas

1D Unidimensional

2D Bidimensional

ALU Arithmetic Logic Unit

API Application Programming Interface

ASIC Application-Specific Integrated Circuit

BJT Bipolar Junction Transistor

BOX Buried Oxide

BTE Boltzmann Transport Equation

CERN European Organization for Nuclear Research

CLB Configurable Logic block

CPLD Complex Programmable Logic Device

CYNTHIA Cylindrical Thin-Pillar

DGSOI Double Gate Silicon on Insulator

DSP Digital Signal Processor

DTMOS Dynamic Threshold MOS

EBR Electron Beam Recrystallization

EDA Electronic Design Automation

EDG European Data Grid

Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI xv


ELOG Epitaxial Lateral OverGrowth

ELTRAN Epitaxial Layer TRANsfer

EPROM Erasable Programmable Read-Only Memory

FD Fully Depleted

FPGA Field Programmable Gate Array

FPU Floating Point Unit

FPU Floating Point Unit

GAA Gate All Around

GPL General Public License

GUI Graphical User Interface

HDL Hardware Description Language

IDE Integrated Development Environment

IEEE Institute of Electrical and Electronics Engineers

IMPATT IMPact ionization Avalanche Transit Time

IOB Input/Output Block

ISE Integrated Software Environment

JFET Junction Field-Effect Transistor

LAN Local Area Network

LDMOS Lateral Double-Diffused MOS

LIGBT Lateral Insulated Gate Bipolar Transistor

LR Laser Recrystallization

LSPE Lateral Solid Phase Epitaxy

LUT Look-Up Table

MATLAB MATrix LABoratory

MEMS Micro Electro-Mechanical Systems

xvi Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI


MESFET MEtal Semiconductor Field Effect Transistor

MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor

NTT Nippon Telegraph and Telephone

PAL Programmable Array Logic

PC Personal Computer

PD Partially Depleted

PDA Personal Digital Assistant

PLD Programmable Logic Device

PROM Programmable Read-Only Memory

RAM Random-Access Memory

RAW Read After Write

RBW Read Before Write

ROM Read-Only Memory

RTL Register Transfer Level

SAN Storage Area Network

SCE Short Channel Effects

SGSOI Single Gate Silicon On Insulator

SIMOX Separation by IMplanted OXygen

SO Sistema Operativo

SOI Silicon on Insulator

SOS Silicon on Sapphire

SPEAR Solid Phase Epitaxy and Regrowth

ULA Uncommitted Logic Array

UTB Ultra-Thin Body

VCBM Voltage-Controlled Bipolar MOS

Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI xvii


VDMOS Vertical Double-Diffused MOS

VHDL VHSIC Hardware Description Language

VHSIC Very-High-Speed Integrated Circuits

VLSI Very Large Scale Integration

ZMR Zone Melting Recrystallization

xviii Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI

Prólogo

En los últimos 30 años, la microelectrónica ha sufrido un desarrollo espectacular
gracias a la continua miniaturización de los dispositivos en aras de una mayor
integración y velocidad. La ley de Moore [Moo65] y la ley de Koomey [Koo10] se han
ido cumpliendo de forma más o menos exacta durante todo este período de tiempo al
duplicarse las prestaciones de los circuitos electrónicos cada dieciocho meses
aproximadamente. Actualmente, la ley de Moore está quedando relegada por la
actual tendencia denominada “More than Moore’s Law” (MtM), que centra en la
evolución de la integración del sistema en lugar de la densidad de transistores
[ITR11]. De esta forma, en la tecnología actual, ciertas estructuras existentes en los
dispositivos se fabrican utilizando unas pocas capas atómicas de espesor y se espera
que esta tendencia se extienda a otras estructuras y dimensiones como pueden ser la
longitud y el espesor de canal.

Por tanto, dentro de unos años la tecnología se encontrará muy cerca de alcanzar
los límites físicos de la miniaturización. Sin embargo, este posible final de la hoja de
ruta, no significa necesariamente un estancamiento en la mejora de las prestaciones.
Durante todos estos años el impulsor de la industria electrónica fue la integración y
el escalado. A partir de ahora, la innovación deberá estar basada principalmente en
la introducción de nuevas arquitecturas, nuevas tecnologías de fabricación y en el uso
de conceptos de funcionamiento no convecionales para los dispositivos que formen los
sistemas de altas prestaciones futuros.

En este trabajo se propone el estudio de un dispositivo no convencional de doble
puerta fabricado en silicio sobre aislante (Silicon On Insulator, SOI). Esta nueva
tecnología de fabricación permite fabricar estructuras de más de una puerta sobre
sustratos de silicio. Para el estudio y caracterización de los transistores de doble
puerta basados en tecnología SOI (Double Gate SOI, DGSOI), se propone investigar el
comportamiento de la tensión a lo largo del canal mediante la discretización de la
ecuación de Poisson en una dimensión.

Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI xix

Prólogo

Desde los inicios de la electrónica, el modelado matemático de sus componentes
ha sido una parte básica de su desarrollo, ya que permite experimentar su
comportamiento, mejorando tanto en el diseño de nuevos circuitos como en el
desarrollo de nuevos dispositivos.

Posteriormente, con la llegada de los ordenadores, la posibilidad de simular el
comportamiento de un dispositivo o circuito antes de su construcción, multiplicó la
facilidad para iniciar nuevos proyectos y redujo el coste en la inversión necesaria para
su desarrollo, obteniéndose resultados muy cercanos al comportamiento real del
dispositivo. Sin embargo, la utilización de este tipo de herramientas siempre ha
tenido un alto coste computacional que, pese al imparable avance de la informática,
sigue requiriendo de sistemas de alto rendimiento.

Por todo esto, el objetivo del presente trabajo fin de carrera es evaluar la
viabilidad del uso de coprocesadores en punto flotante y simple precisión basados en
FPGAs (Field Programmable Gate Array) para la resolución de la ecuación de Poisson
1D en estructuras SOI. Además, el objeto de dichos coprocesadores es su integración
como nodos de procesamiento específico dentro de una red de computación grid.

El trabajo está estructurado de la siguiente forma:

PARTE I: FUNDAMENTOS

Capítulo 1: En este primer capítulo se presenta la tecnología SOI necesaria para
la fabricación de transistores de doble puerta basados en silicio. Tras introducir las
motivaciones que llevaron al desarrollo de esta tecnología, se describen los distintos
procesos utilizados para obtener obleas SOI. A continuación se hace una descripción
de las principales ventajas con respecto a la tecnología de silicio convencional y se
realiza una taxonomía de los dispositivos que pueden ser fabricados a partir de obleas
SOI.

Capítulo 2: En este capítulo se introduce el concepto de modelado de dispositivos
semiconductores y su motivación. Así, se describen las herramientas que permiten
modelar el comportamiento de un dispositivo dependiendo del parámetro que se
pretenda evaluar. Dichas herramientas se basan en el modelado numérico de
ecuaciones diferenciales parciales, por lo que al final de este capítulo se describe la
historia y evolución del dispositivo de modelado numérico.

xx Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI

Prólogo

Capítulo 3: En este capítulo se presenta la herramienta desarrollada en este
trabajo. Así, se describe el método numérico utilizado para resolver la ecuación de
Poisson 1D. Para ello, se presenta el método de diferencias finitas empleado en la
discretización de la ecuación continua de Poisson 1D y las condiciones de contorno
evaluadas. Al final del capítulo se encuentra un breve estudio del error del método
numérico.

Capítulo 4: A continuación se describe el formato numérico empleado en el
trabajo, punto flotante y simple precisión. Para ello, se describe el estándar IEEE 754
para aritmética en punto flotante incluyendo definición numérica, aritmética, tipo de
redondeo, tipo de desbordamiento y excepciones.

Capítulo 5: Este capítulo presenta la descripción del entorno de ejecución del
trabajo. El objetivo es resolver la ecuación de Poisson 1D en una plataforma
reprogramable (FPGA) que pueda formar parte de una red de computación grid. Para
ello, encontramos la definición de ambos conceptos, una descripción breve de su
historia, así como la justificación de implementación en el presente trabajo.

PARTE II: HERRAMIENTAS SOFTWARE

Capítulo 6: En este capítulo se describen las herramientas software utilizadas en
este trabajo. La primera de ellas, consiste en la herramienta utilizada para realizar
la simulación numérica de la ecuación discreta de Poisson 1D. En este caso se trata
de MATLAB, un software matemático con lenguaje de programación propio que
permite, entre otras funcionalidades, resolución de problemas iterativos y
representaciones gráficas para visualización de datos.

Seguidamente, se describen las dos herramientas utilizadas para obtener el
sistema en lenguaje de descripción hardware (HDL). Por un lado se habla de
Simulink un entorno gráfico que opera sobre MATLAB y que permite el desarrollo y
simulación de sistemas dinámicos y embebidos. Por otro lado se encuentra Xilinx
System Generator for DSP, una herramienta que permite el diseño de sistemas
digitales mediante el modelado RTL operando sobre Simulink y MATLAB y la
generación automática de código HDL.

Finalmente se presenta Xilinx ISE Design Suite, herramienta software que
permite la síntesis y el análisis de sistemas implementados en HDL.

Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI xxi

Prólogo

PARTE III: DESARROLLO DEL TRABAJO Y RESULTADOS

Capítulo 9: En este capítulo se realiza la simulación de un DGSOI mediante
MATLAB. El principal problema que presenta la ecuación discreta de Poisson 1D es
su dependencia con la función exponencial. El estándar IEEE 754 que describe la
aritmética en punto flotante no contempla operaciones no elementales, por lo que,
debe utilizarse una alternativa para la aproximación de la función exponencial
continua. Se describen tres técnicas para dicho cálculo junto con un estudio
cuantitativo del error producido por dicha aproximación y una evaluación de la carga
computacional y consumo de recursos que implican la adopción de dichas técnicas.
Será un compromiso entre estos factores lo que justificará la elección de una de estas
técnicas. Finalmente, se realiza la simulación de la ecuación discreta de Poisson 1D
aplicando dicha técnica de aproximación de la función exponencial.

Capítulo 10: Una vez detallada la ecuación discreta y la aproximación para la
función exponencial y simulado su comportamiento, se procede al diseño digital RTL
mediante Simulink y System Generator del sistema que implementa la resolución a
dicha ecuación. Para ello se divide el sistema global en subsistemas digitales con
funcionalidades específicas. Así, se presenta la descripción de cada circuito junto con
la simulación de su funcionamiento y se proponen diferentes alternativas para
optimizar cada subsistema. A continuación, los subsistemas se ensamblan en un
único circuito digital que obtiene la simulación de un DGSOI. Finalmente, se realiza
un estudio del error de los resultados obtenidos.

Capítulo 11: Una vez construido el circuito digital que implementa la resolución
de la ecuación de Poisson 1D, se procede a la generación del código en lenguaje de
descripción hardware. Mediante la herramienta Xilinx ISE Design Suite se procede a
la síntesis del sistema con dos sintetizadores diferentes: XST y Precision. A
continuación, se definen detalladamente los recursos de los que se componen dichas
plataformas configurables, para, seguidamente, presentar un estudio sobre la
estimación de consumo de estos recursos en varias FPGAs actuales.

Tras las conclusiones del trabajo se incluyen tres apéndices. El primero y el
tercero incluyen los programas realizados en MATLAB para la simulación numérica y
para la implementación de máquinas de estado finito. En el segundo apéndice se
describen los bloques utilizados en este trabajo del Xilinx Blockset que ofrece System
Generator en Simulink para la construcción de los diferentes circuitos.

xxii Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI

Parte I
FUNDAMENTOS

Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI 1

2 Desarrollo de un coprocesador para la resolución de la ecuación de Poisson 1D en estructuras SOI

Capítulo 1

La Tecnología SOI

La tecnología de circuitos integrados tradicional está basada en el concepto,
introducido por Noyce [Noy77] y Kilby [Kil76] a finales de los años 70, de que un
circuito formado por varios transistores puede realizarse sobre una misma pieza de
silicio (Si), aislando unos circuitos de los otros mediante: uniones PN polarizadas en
inversa, la utilización de óxidos de campo o la introducción de canales de parada. A
pesar de que la integración en circuitos monolíticos ha revolucionado la tecnología y
el mundo que nos rodea en general, conforme la microelectrónica se ha ido
desarrollando, ha quedado clara la necesidad de incorporar nuevos métodos para
aislar dispositivos vecinos dentro de un mismo chip. Entre los efectos perjudiciales
que podemos encontrar se encuentran la introducción de capacidades parásitas extras
que disminuyen la velocidad de operación de los circuitos o la reducción de la
densidad de integración. Asimismo, a altas temperaturas las corrientes de pérdida
disminuyen el aislamiento entre los distintos dispositivos en un circuito integrado
[Sam06].

Actualmente, la industria semiconductora mantiene unas máximas conocidas
como ley de Moore y ley de Koomey. La ley de Moore, formulada por Gordon E. Moore
en 1965, predice que las prestaciones de los circuitos electrónicos, en términos de
número de transistores por integrado, se duplica cada dieciocho meses. La ley de
Koomey, formulada por Jonathan Koomey en 2010, predice que la eficiencia
energética de los circuitos integrados se duplica cada dieciocho meses. Estas mejoras
se han venido haciendo a costa de construir los componentes que forman parte de los
circuitos integrados cada vez más pequeños. Reducir el tamaño de los transistores
permite incluir cada vez más dispositivos en la misma área de un circuito integrado y
permite que éstos conmuten más rápido al reducir la capacitancia de la compuerta.


Sin embargo, al reducirse las dimensiones críticas de los dispositivos por debajo de un
umbral situado sobre 0.1 µm, han aparecido problemas cuya solución no ha resultado
trivial y ha puesto en duda la posibilidad de mantener esta tendencia a largo plazo,
que por otro lado, se ha mantenido desde mediados de los años 70 del siglo XX.

Figura 1.1 Gráfico de la Ley de Moore. Evolución del número de transistores por microprocesador
a lo largo del tiempo.

La solución a estos problemas ha pasado por un replanteamiento total de los
conceptos clásicos que han sido utilizados hasta ahora en todos los aspectos del
diseño. Por tanto, ha sido necesario optimizar todas y cada una de las áreas que
intervienen en la fabricación del producto final: la obtención del sustrato sobre el que
se diseña el circuito, optimización de dispositivos, creación de nuevos circuitos,
invención de nuevas arquitecturas para microprocesadores y replanteamiento de
encapsulados e interconexiones exteriores. Por otro lado, se ha buscado una cierta
compatibilidad con los procesos y técnicas existentes de forma que se han mantenido


Capítulo 1. La Tecnología SOI

las distintas líneas de producción que no han necesitado una agresiva reconversión,
pudiéndose además haber aprovechado ciertos procesos actuales de forma que las
costosas salas blancas construidas durante siglo XX hayan podido ser amortizadas.

Figura 1.2 Gráfico de la Ley de Koomey. Evolución de la eficiencia energética de diferentes
microprocesadores a lo largo del tiempo.

1.1 Motivación de la Tecnología SOI
Cuando confeccionados un circuito integrado es posible, y en algunos casos ventajoso,
realizar el aislamiento mediante dieléctricos en vez de uniones en inversa (el
dieléctrico más usado es el dióxido de silicio, SiO2) creándose las denominadas
trincheras que realizan un aislamiento lateral.



Figura 1.3 Aislamiento lateral mediante dióxido de silicio entre transistores NMOS y PMOS.

Sin embargo, una reciente tecnología desarrollada en las últimas décadas permite
crear obleas de silicio sobre las que se deposita una lámina de aislante (SiO2
normalmente) construyéndose los dispositivos a partir de una capa de silicio
monocristalino colocada sobre esta capa de dieléctrico, tal y como podemos observar
en la Figura 1.4:

Figura 1.4 Transistores NMOS y PMOS fabricados sobre una oblea de tecnología SOI. En este caso, los
canales de ambos dispositivos se encuentran aislados entre sí.

Aproximadamente desde 1998 las aplicaciones comerciales de los dispositivos
fabricados con SOI han crecido exponencialmente. De esta manera, IBM comenzó a
utilizar la tecnología SOI en el microprocesador de alta gama RS64-IV Istar
PowerPC-AS en 2000. Otros ejemplos de microprocesadores construidos sobre la
tecnología SOI son los AMD de 130 nm, 90 nm, 65 nm y 45 nm de un solo núcleo, dos,
cuatro e incluso seis núcleos, desde 2001. Sin embargo, Intel sigue construyendo sus
principales procesadores con tecnología convencial. Pese a que desde 2010, varias



fuentes aseguraban que Intel podría cambiar a SOI, aún no la han implantado como
principal tecnología [Web00].

Tres han sido las razones principales para el desarrollo y el uso de la tecnología
SOI buscando siempre un mejor comportamiento de los dispositivos allí donde la
tecnología convencial de Si es más debil [CC03]:

I Durante las décadas de los 70 y 80 del siglo XX y debido a la Guerra Fría,
existía una gran preocupación por realizar circuitos resistentes a los efectos
de las radiaciones ionizantes que pudiesen operar en un hipotético escenario
de guerra nuclear. La tecnología convencional muestra una conexión eléctrica
implícita entre los dispositivos sobre el mismo sustrato, mientras que la
delgada capa de Si activo, que presenta la tecnología SOI sobre el óxido,
minimiza el impacto de la radiación en las propiedades del dispositivo. En
efecto, la mayoría de la carga generada por las radiaciones ionizantes es
detenida por el óxido enterrado (Buried Oxide o BOX) de forma que la
corriente extra generada es muy pequeña.
II Los circuitos basados en tecnología SOI presentan una menor capacidad de
puerta. Esta mejora ha provocado que muchas compañías se decidan por el
cambio a esta tecnología. En aplicaciones digitales, por ejemplo, para una
misma tensión de alimentación los circuitos SOI permiten mayores
velocidades de operación. Visto desde otro punto de vista, circuitos operados
con menores tensiones pueden operar a la misma velocidad que sus
equivalentes fabricados con tecnología tradicional de silicio, con la
consiguiente disminución del consumo de potencia que ello supone.

Figura 1.5 Comparación de potencia consumida y tensión de alimentación frente a tiempo de acceso entre
la tecnología convencional y la tecnología SOI.



III Finalmente, conforme se ha acercado a lo que se conoce como el final de la
hoja de ruta se ha hecho necesario el cambio de tecnología. La razón principal
es que el comportamiento de los dispositivos con longitudes de puerta
inferiores a 25 nm no es el adecuado cuando son fabricados con tecnología
CMOS convecional debido básicamente a los efectos de canal corto (Short
Channel Effects o SCE), resultando éstos cada vez más difíciles de controlar.

Figura 1.6 Comparación de las predicciones realizadas por la ley de Moore con el rendimiento obtenido con
las tecnologías tradicionales y SOI.

El cambio de tecnología no ha resultado tan crítico como se podía pensar en un
principio. Una vez superado el reto tecnológico de crear láminas de Si cristalino sobre
un sustrato dieléctrico, el diseño de los circuitos en sí es bastante parecido al de la
tecnología anterior. En la práctica no son necesarias grandes modificaciones en los
diseño para traducir un circuito de tecnología convencional o bulk a otro SOI. De
hecho, muchas de las estructuras que se debían crear en los layouts para asegurar el
correcto aislamiento de los dispositivos y evitar efectos parásitos como corrientes de
fuga, fotocorrientes inducidas por radiación o el latch-up, no son necesarias debido al
BOX y al aislamiento lateral dieléctrico. Así, los chips obtenidos resultan más simples
en su diseño y compactos.

La tecnología SOI permite una mayor variedad de estructuras que no eran
realizables en otras tecnologías. De esta manera, han aparecido gran cantidad de
nuevos dispositivos basados en diferentes conceptos, siendo posible integrar en un
mismo chip elementos tan diferentes como MOSFETs, MEMS o guías de onda
ópticas. Además, aparecen nuevos parámetros en el diseño que permiten mayor
control sobre las estructuras a realizar como pueden ser los espesores tanto de la
lámina de Si como del BOX.



1.2 Obtención de Obleas SOI
El principal problema para la creación de obleas SOI es que la lámina de silicio que se
encuentra sobre el óxido debe ser monocristalina mientras que la capa aislante es
amorfa. No existe ningún método de deposición que permita obtener un material
monocristalino sobre un sustrato amorfo. Se han realizado numerosas
aproximaciones que, a pesar de haber ayudado a un mejor conocimiento de la
estructura y morfología de las láminas de silicio, no han permitido desarrollar
técnicas comerciales. El objetivo es obtener una fina capa monocristalina de silicio
sobre un aislante con [Gam03]:

 Densidades de defectos tan pequeñas como las obtenidas con las técnicas de
crecimiento en volumen.
 Espesor pequeño y muy uniforme en toda la superficie de la oblea.
 Una interfase silicio-aislante de alta calidad.
 Buenas características eléctricas.

Muchas técnicas han sido desarrolladas para producir una capa de silicio
monocristalino sobre un aislante [GGR+08]. Algunas están basadas en el crecimiento
epitaxial de silicio sobre un sustrato cubierto de aislante (técnicas epitaxiales). Otras
técnicas se basan en la cristalización de una lámina delgada de polisilicio
previamente fundido y recrecimiento (técnicas recristalización). Las obleas de silicio
sobre aislante pueden también producirse a partir de una oblea de silicio
convencional aislando una pequeña capa del sustrato mediante la implantación iónica
creando así una capa de aislante enterrado (técnicas de implantación iónica). No
obstante estos procedimiento no proporcionan regiones activas de calidad comparable
a las obleas de silicio puro y además los costos son elevados. Actualmente las técnicas
más utilizadas son aquellas que pueden obtener obleas SOI mediante la unión de una
oblea de silicio depositada sobre un aislante y un sustrato mecánico (técnicas wafer
bonding). Estas técnicas proporcionan buenos resultados y mejoran la calidad a la vez
que reducen los costes. A continuación se presentan las técnicas más usuales de
obtención de obleas SOI [Col04][Jaj04].

1.2.1 Técnicas basadas en crecimiento epitaxial

SOS (Silicon on Sapphire): Heteroepitaxia de silicio sobre un sustrato de zafiro
(Al2O3) por descomposición, generalmente del silano (SiH4). La ventaja del zafiro es
que es un excelente aislante eléctrico, por lo que evita que las corrientes parásitas


1.2 Obtención de obleas SOI

causadas por radiación se propaguen a elementos cercanos del circuito. El zafiro y el
silicio presentan una distinta constante de red, por lo que nos encontramos con
numerosos defectos en la lámina de silicio próxima a la interfase. Para ello se realiza
una implantación posterior de iones de silicio a baja energía, para no dañar la
superficie, y una recristalización por epitaxia en fase sólida de la parte amorfizada
por la implantación, usando como semilla la parte superior de mejor calidad a alta
temperatura. Este proceso es conocido como SPEAR (Solid Phase Epitaxy and
Regrowth) [Imt06].

ELOG (Epitaxial Lateral OverGrowth): La técnica de recrecimiento epitaxial
lateral [Usu97] es una homoepitaxia que consiste en crecer silicio sobre un patrón de
ventanas abiertas fotolitográficamente sobre un dieléctrico (SiO2 o SiN4) crecido
previamente sobre un sustrato de silicio. El crecimiento comienza sólo en el interior
de las ventanas, hasta que son rebasadas y se produce el crecimiento lateral. La
propagación de las dislocaciones ascendente se detiene, generándose una capa de muy
baja densidad de defectos. La técnica ELOG es utilizada para fabricar dispositivos
tridimensionales y de doble puerta [Nar03].

Figura 1.7 Crecimiento epitaxial lateral de silicio mediante la técnica ELOG.

LSPE (Lateral Solid Phase Epitaxy): La técnica de epitaxia lateral en fase sólida
está basada en el crecimiento homoepitaxial lateral de silicio cristalino a través de la
cristalización controlada de silicio amorfo (α-Si). Se precisa de una semilla para
proporcionar la información necesaria sobre el cristal para el crecimiento. La delgada
capa de silicio amorfo puede o bien ser depositada u obtenerse amorfizando una capa
de polisilicio. Esta técnica ha sido usada para fabricar MOSFETs de doble puerta.



Figura 1.8 Crecimiento epitaxial lateral de silicio mediante la técnico LSPE.

1.2.2 Técnicas basadas en recristalización

Un transistor MOS puede fabricarse en una capa de polisilicio de grano gordo
depositado sobre un sustrato de óxido de silicio. Debido a las fronteras de los granos
nos encontramos una baja movilidad superficial y una alta tensión umbral. Estos
valores pueden mejorarse mediante la pasivación de los enlaces de silicio con un
tratamiento con plasma de hidrógeno. Sin embargo, se requieren unas mejores
propiedades finales para el circuito integrado, de tal manera que se debe eliminar las
tensiones en la frontera con la capa de silicio. Este es el objetivo de las técnicas de
recristalización basadas en: láser (LR, Laser Recrystallization), haz de electrones
(EBR, Electron Beam Recrystallization) o fusión zonal (ZMR, Zone Melting
Recrystallization). Las técnicas basadas en láser o haz de electrones son procesos
relativamente lentos, mientras que la técnica fusión zonal utiliza luz incoherente o
una fuente cercana a infrarrojo.

Figura 1.9 Recristalización de silicio por medio de la técnica Laser Recrystallization.



1.2.3 Técnicas basadas en implantación iónica

SIMOX (Separation by IMplanted OXygen): Es la técnica más utiliza durante la
última década. La técnica SIMOX fue desarrollada en 1978 por K. Izumi, M. Doken y
H. Ariyoshi del NTT [IDA78] y consiste en implantar una alta dosis de iones de
oxígeno sobre una oblea de silicio seguido de un recocido a alta temperatura
(annealing) formándose de esta manera una capa de óxido enterrado (BOX). El
espesor de la capa de silicio se controla por la energía de la implantación, mientras
que la dosis de iones de oxígeno controla el espesor del óxido enterrado.

Figura 1.10 Obtención de una oblea SOI mediante la técnica SIMOX.

1.2.4 Técnicas basadas en wafer bonding

ELTRAN (Epitaxial Layer TRANsfer): Esta técnica fue desarrollada por Canon en
1990 como una técnica para la obtención industrial de obleas SOI. En ella se combina
la formación de silicio poroso, el crecimiento epitaxial y el wafer bonding consistente
en la unión hidrofílica de dos obleas para obtener una sola. Es posible crear silicio
poroso haciendo pasar una corriente eléctrica por una muestra del material inmerso
en ácido fluorhídrico (HF). El grado de porosidad se puede controlar mediante la
corriente que se hace pasar durante la reacción. Esta técnica utiliza el hecho de que
el silicio poroso es mecánicamente débil pero mantiene la estructura cristalina del
sustrato en el que se formó. Mediante un recocido a elevadas temperaturas en
ambiente de hidrógeno se sellan los poros en la superficie de la oblea.



Figura 1.11 Obtención de obleas SOI mediante la técnica ELTRAN.

En primer lugar se crea una lámina de silicio poroso con dos grados diferentes de
porosidad. Esto se consigue variando la corriente que se hace pasar por la muestra
durante el proceso, de forma que aparece una zona mecánicamente más débil en la
frontera entre las dos zonas con porosidad diferente. Sobre este silicio poroso sellado
se crece epitaxialmente una lámina de silicio y a continuación un óxido térmico. En
este punto la oblea se une con otra que actuará como soporte mecánico. Puesto que se
produce una tensión muy fuerte en la interfase entre las dos láminas de diferente
porosidad, por ejemplo, un chorro de agua puede producir un corte limpio entre estas
dos interfases. El silicio poroso que permanece en la superficie de la oblea se elimina
quedando la superficie del silicio sobre aislante (SOI) que nuevamente se somete a un
proceso de recocido en un ambiente rico en hidrógeno. La oblea sobrante se puede
reutilizar nuevamente con el consiguiente ahorro de costes. La tecnología ELTRAN se
ha empleado con éxito en obleas de 300mm (12in) y se han conseguido espesores de
silicio inferiores a 30nm con una calidad comparable a otras más gruesas. El proceso
de obtención de una oblea SOI por el método ELTRAN puede observarse en la
Figura 1.11.

SMART-CUT: Esta técnica combina los procesos de implantación iónica y wafer
bonding para transferir una lámina delgada sobre otra oblea o un sustrato aislante.
El proceso, desarrollado en el CEA-LETI de Grenoble [Bru95], utiliza una
implantación de protones a modo de escalpelo atómico que corta a través de la red
cristalina. De esta forma es posible realizar una transferencia limpia y uniforme de



una fina capa de Si a otro sustrato. Las obleas SOI fabricadas mediante este proceso
son denominadas UNIBOND. Este proceso ha demostrado ser uno de los más eficaces
y, hoy en día, es el más utilizado para la obtención de obleas SOI para uso comercial.

Figura 1.12 Obtención de obleas SOI (UNIBOND) mediante la técnica SMART-CUT.

La Figura 1.12 muestra la secuencia de pasos seguida para fabricar obleas SOI
siguiendo la técnica Smart-Cut. En primer lugar se parte de dos obleas de silicio
convencionales. Seguidamente se oxida térmicamente una de ellas con el espesor
deseado. Este óxido se convertirá posteriormente en el óxido enterrado de los
dispositivos resultantes. El siguiente paso consiste en realizar una implantación
iónica de hidrógeno a través del óxido, de forma que se crea una zona de cristal
debilitada por el proceso. Después de la implantación, la oblea soporte y la oblea
semilla se limpian cuidadosamente para eliminar cualquier partícula o contaminante
y hacer las dos superficies hidrofílicas. Las dos obleas se alinean y funden para
formar un único cuerpo. A continuación estas obleas se introducen en un horno que
produce la separación entre obleas a lo largo del implante de hidrógeno que es la zona



más frágil mecánicamente. La superficie de las obleas resultantes presenta una
rugosidad de unos pocos nanómetros. Un proceso posterior de pulido consigue la
misma rugosidad superficial que una oblea de silicio convencional. La oblea semilla
puede reutilizarse de nuevo reduciendo el costo final de la oblea SOI. Esta oblea
semilla es la que proporciona la lámina de silicio y por este motivo debe ser de gran
calidad mientras que la segunda oblea actúa únicamente como soporte mecánico por
lo que no se necesita gran calidad. El hecho de definir el espesor de lámina de silicio
mediante la energía de implantación permite un control mucho más preciso del que
es posible conseguir con cualquier proceso mecánico o químico. El espesor del óxido
y/o de la lámina enterrada pueden ajustarse en el proceso Smart-Cut eligiendo la
energía de implante y el tiempo de oxidación. Actualmente se utilizan nuevas
técnicas para mejorar los resultados, por ejemplo el uso combinado de hidrógeno y
helio se ha demostrado más eficaz en la separación de las obleas.

Existen otros procesos basados en la técnica del wafer bonding que permiten la
obtención de láminas de silicio monocristalinas sobre sustratos de casi cualquier tipo.
De esta forma es posible obtener circuitos para ciertas aplicaciones en las que las
propiedades del soporte mecánico sean importantes, como puede ser el caso de
circuitos integrados sobre sustratos flexibles, vidrio o plásticos, permitiendo una
mejor integración de los mismos en sistemas empotrados. La repetición de estos
procesos sobre un mismo sustrato permite la integración de circuitos no planares en
estructuras tridimensionales con el consiguiente aumento de la integración.

1.3 Ventajas de la Tecnología SOI
Como se ha mostrado en los apartados anteriores, a pesar de que la mayoría de los
procesos de fabricación para dispositivos SOI son compatibles con los estándar de la
industria semiconductora, el coste final del producto es un poco más elevado que en el
caso de los basados en tecnología convencional debido principalmente a que las obleas
deben ser preprocesadas para conseguir el sustrato deseado para cada tipo de
aplicación. A pesar de todo, las ventajas de la tecnología SOI sobre la bulk son
importantes con lo que el incremento en el gasto está en cierta medida justificado,
siendo en algunos casos la única opción para obtener ciertas estructuras o para
integrar ciertos componentes como se comentará más adelante. Entre las principales
ventajas que se pueden enumerar se encuentran las siguientes [CC03]:


1.4 Clasificación de dispositivos SOI

 Tecnología completamente compatible con los procesos de fabricación
tradicionales.
 Reducción del número de pasos en ellos.
 Aumento, en algunos casos, del nivel de integración debido a una
simplificación en los layouts de los circuitos a fabricar.
 Resistencia a las radiaciones ionizantes.
 Menor tensión de alimentación para una determinada velocidad de operación.
 Mayor velocidad de operación para una determinada tensión de alimentación.
 Mayor control sobre los efectos de canal corto.
 Reducción de capacidades parásitas.
 Mayor flexibilidad en las estructuras.
 Integración de diferentes tipos de estructuras en un mismo chip tales como
dispositivos de alta velocidad, de potencia, MEMS y elementos ópticos.
 Posibilidad de fabricar no sólo dispositivos planares sino también
tridimensionales.
 Fabricación de circuitos integrados tridimensionales mediante la aplicación
de sucesivos procesos de transferencia de láminas o pegado de obleas.

1.4 Clasificación de Dispositivos SOI
El dispositivo más utilizado en los circuitos basados en tecnología SOI continúa
siendo el MOSFET de puerta simple. Este hecho, unido a la compatibilidad en los
procesos de fabricación, ha permitido la transferencia directa de la tecnología CMOS
convencional para la fabricación de circuitos basados en obleas SOI. Sin embargo, el
hecho de que exista un óxido enterrado bajo la lámina de silicio y el desarrollo de las
nuevas técnicas para la obtención de estructuras SOI ha abierto la posibilidad de
realizar dispositivos cuya fabricación resultaba imposible para la tecnología CMOS
convencional. El gran esfuerzo realizado en este sentido ha dado como fruto la
aparición de gran cantidad de nuevos dispositivos tanto bipolares como de efecto
campo que amplían el abanico de posibilidades a la hora de elegir el dispositivo
adecuado para cada aplicación. La cantidad de configuraciones y principios de
operación en los que estos dispositivos están basados, hace imposible la realización de
una única clasificación. Por esta razón, en este trabajo, se utilizará el número de
puertas como elemento diferenciador principal de cada una de las familias de
dispositivos, pudiéndose encontrar ciertos solapamientos desde el punto de vista del
principio de operación.



1.4.1 Dispositivos de una puerta

Los dispositivos de una puerta son los herederos directos de los MOSFET realizados
con tecnología CMOS convencional, Figura XY.

Figura 1.13 Representación esquemática de un SGSOI.

En función de que exista o no una zona neutra debajo de la zona de canal se
puede hablar de dispositivos completamente deplexionados (Fully Depleted, FD) o
parcialmente deplexionados (Partially Depleted, PD).

Figura 1.14 Representación de la sección de dispositivos SGSOI: FD (izqda.) y PD (dcha.).

En el caso de un SGSOI PD el comportamiento resulta similar al de los MOSFETs
convencionales con las ventajas que añade el aislamiento total que introduce la capa
de óxido enterrado. Sin embargo, la aparición de una zona neutra puede traer ciertos
problemas: aparición del denominado floating body que cambia la tensión umbral del
dispositivo dependiendo de la historia del mismo (proceso de histéresis), los efectos
causados por el transistor bipolar parásito formado por las zonas de drenador, zona
neutra y fuente o el denominado kink effect para altas polarizaciones entre drenador
y fuente. Una forma de reducir estos efectos consiste en realizar una conexión entre
la puerta y el sustrato del transistor.

De esta forma se obtiene el denominado VCBM o DTMOS, cuyas principales
características son un aprovechamiento del transistor bipolar parásito y una
disminución de la tensión umbral con la tensión de puerta aplicada obteniéndose
comportamientos casi ideales en el régimen subumbral y una drástica reducción de
los efectos de floating body.



Figura 1.15 Representación de la sección de un dispositivo VCBM.

Conforme se disminuye el espesor de la lámina de silicio, la zona neutra se va
reduciendo de forma que puede llegar a desaparecer. En ese momento el sustrato
pasa a estar completamente deplexionado, ocupando el canal toda la zona de silicio
situada entre el óxido de puerta y el BOX y desapareciendo pues, los efectos
relacionados con el floating body. El comportamiento de estos dispositivos se acerca al
del caso ideal, sin embargo existe un problema desde el punto de vista práctico. La
carga en inversión depende no sólo de la polarización sino también del espesor de la
lámina de silicio, de forma que las fluctuaciones aparecidas en ésta inducen
variaciones en la tensión umbral. Este fenómeno resulta crítico en dispositivos
ultradelgados (UTB).

En el caso de aplicaciones de potencia existen estructuras específicas que
permiten la fabricación de tales dispositivos sobre sustratos SOI. Entre ellos se
encuentran los denominados vertical double-diffused MOS (VDMOS), lateral double-
diffused MOS (LDMOS, con aplicaciones en RF) o los lateral insulated gate bipolar
transistor (LIGBT) entre otros. Del mismo modo es posible fabricar otros tipos de
dispositivos distintos de los MOSFET sobre sustratos SOI, como es el caso de
transistores bipolares (BJT), JFETs o diodos, e incluso se pueden integrar en el
mismo chip elementos que no era posible combinar cuando eran fabricados con
tecnología convencional. Así, en un mismo chip fabricado en SOI es posible incluir
dispositivos de alta velocidad, dispositivos de potencia, elementos ópticos (guías de
onda, sppliters...) e incluso elementos electromecánicos, los denominados MEMS.

1.4.2 Dispositivos de doble puerta

La utilización de sustratos SOI no sólo permite mejorar las prestaciones de
estructuras convencionales, sino que también es posible introducir geometrías cuya
fabricación no era posible con la tecnología CMOS convencional.

En algunos casos la idea ha sido tomada de la industria de los materiales III-V
para ser implementada en tecnología SOI como son transistores basados en procesos
de transferencia en espacio real o láseres intersubbanda [LZ06].



En cualquier caso, estas geometrías aportan una gran variedad de elementos que
permiten solventar diferentes problemas a los que se enfrenta la industria
semiconductora en la actualidad. El primero de ellos viene de la necesidad de
aumentar la cantidad de corriente transportada por un dispositivo sin perder el
control que la puerta ejerce sobre esa carga. La miniaturización de las estructuras
busca aumentar la corriente y, por tanto, la velocidad de conmutación de los
dispositivos. Sin embargo, la disminución de la longitud del canal produce los
denominados efectos de canal corto (SCE) que, básicamente, consisten en la pérdida
del control de la carga del canal por el terminal de puerta. Los dispositivos
multipuerta surgen de esa necesidad.

El primer dispositivo basado en este concepto que se propuso fue el XMOS
[SH84], también conocido como DGSOI (Double Gate SOI). Podemos observarlo en la
Figura 1.16:

Figura 1.16 Representación esquemática de un DGSOI.

Este doble puerta, objeto de estudio en el presente trabajo, debe su nombre a la
semejanza de su geometría con la letra Ξ. Los transistores de efecto campo de doble
puerta fabricados en silicio sobre aislante están actualmente considerados como una
seria alternativa a los MOSFETs convencionales ya que incrementan la capacidad de
integración. La estructura de un DGSOI consiste, básicamente, en un sándwich
formado por una lámina de silicio entre dos capas de óxido. Podemos observar un
esquema 2D del DGSOI en la Figura 1.17:

Figura 1.17 Representación de la sección de un DGSOI, dispositivo bajo estudio en este trabajo.



Un metal o una capa de polisilicio forma el contacto con cada óxido. Cada uno
actúa como electrodo de puerta frontal y trasera, que puede generar una región de
inversión cerca de las interfaces silicio-óxido, si una apropiada tensión es aplicada.
De esta manera tendríamos dos MOSFETs compartiendo el sustrato, la fuente y el
drenador. A continuación se describen una serie de conceptos importantes:

 Short Channel Effects (SCEs): Los DGSOIs presentan mayor inmunidad a
los efectos de canal corto que los MOSFETs convencionales e incluso mayor
que los SGSOI FD. La razón reside en el hecho de que las dos puertas tienen
un control mayor conjunto de la carga. Esta característica permite una
escalabilidad jamás imaginada en tecnología MOSFET convencional.
 Autocalentamiento SOI: Los dispositivos SOI también sufren efectos de
calentamiento por la capa de óxido enterrado. Esto provoca una elevación
considerable de la temperatura dentro del dispositivo SOI, que modifica su
característica de salida. El autocalentamiento se vuelve más pronunciado a
medida que las dimensiones del dispositivo se reducen al régimen de la
submicra debido a una mayor densidad de campo eléctrico y a un menor
volumen de silicio disponible para disipar calor. Este efecto debe tenerse en
cuenta por los ingenieros y diseñadores de tecnología de dispositivos.
 Inversión de volumen: Aparece en dispositivos en los que la lámina de
silicio es muy delgada [BCB+87]. Debido a la proximidad entre los óxidos de
puerta existe una interacción entre los dos canales que se crean al polarizar
ambas puertas. Los portadores en inversión dejan de encontrarse confinados
en las cercanías de las interfases de silicio con el óxido, desplazándose el
centroide de la distribución hacia el centro del canal (Figura 1.15):

Figura 1.18 Dependencia de la densidad de carga con el espesor de la lámina de Si en
dispositivos de doble puerta. La inversión de volumen puede observarse claramente para
espesores inferiores a 10nm.



De esta forma, el efecto de la rugosidad superficial es menos pronunciado
debido a la mayor distancia de los portadores a las zonas degradadas que
aparecen al crecer la lámina de óxido. Como consecuencia, se produce un
aumento en la movilidad y, por tanto, en la corriente.
 Efectos cuánticos: La reducción en las dimensiones de la estructura,
especialmente, en el espesor de la lámina de silicio, provoca que ciertos
fenómenos de naturaleza cuántica predominen a la hora de explicar el
comportamiento de estos dispositivos. Debido a la inversión del volumen, el
hecho de que los portadores se encuentren confinados, provoca una
cuantización de la energía en la dirección de confinamiento de forma que un
fenómeno cuántico conocido como modulación inter-subbanda entra en juego
aumentando la ganancia en movilidad [GF01]. Como puede observarse en la
Figura 1.19 la movilidad aumenta conforme disminuye el espesor del canal ya
que los portadores se encuentran cada vez más localizados en la dirección de
confinamiento. Se observa una brusca caída debida a un aumento de la
dispersión por fonones. Como consecuencia directa, y debido al principio de
incertidumbre, aparece una deslocalización en el espacio de momentos de
forma que existen más modos disponibles para asistir los mecanismos por
fonones, aumentando la probabilidad de dispersión y reduciendo la movilidad
de forma significativa.

Figura 1.19 Comparación de la dependencia de la movilidad electrónica con el espesor de la
lámina de Si en dispositivos SGSOI y DGSOI. Los efectos de la inversión en volumen pueden
observarse con claridad suponiendo un aumento importante de la movilidad
para espesores inferiores a 10nm.

Otro fenómeno puramente cuántico se ha observado en hilos cuánticos con
canal ultra corto fabricados en SOI [NTH+94]. En ellos se ha encontrado una
dependencia escalonada de la conductancia con la tensión de puerta. Tras



corregir los datos obtenidos experimentalmente con los valores de resistencia
serie debidos al drenador y a la fuente, se comprobó que este aumento se

produce en múltiplos de 4 ℎ como predice la fórmula de Landauer para
fluctuaciones en la conductancia.
 Desalineación de la puerta superior e inferior: La complejidad en la
fabricación de DGSOIs, en particular, de la fabricación de las puertas
superior e inferior y su alineación, es aún una limitación seria para el
desarrollo industrial de esta tecnología planar. Aunque existen tecnologías
para la fabricación de transistores de doble puerta autoalineadas (estructuras
FinFET o GAA descritas más adelante) no está claro que técnica utilizar para
fabricar DGSOIs. La desalineación de puertas es muy crítico, pues el
rendimiento del dispositivo disminuye rápidamente debido a la superposición
de capacitancias y/o pérdida de corriente.

Finalmente las características más importantes de un DGSOI se resumen en:

 Ambas puertas se polarizan simultáneamente.
 El control de las dos puertas sobre el canal hace que los efectos de canal corto
sean mucho más pequeños.
 Mayor control sobre la carga.
 Mayor movilidad y transconductancia.
 Dificultad de fabricación.

1.4.3 Dispositivos multipuerta

Una vez observada la mejora obtenida al añadir una segunda puerta al transistor, el
siguiente paso fue aumentar el número de puertas de forma que el control sobre la
carga en el canal fuera aún mayor manteniendo la premisa de reducir los SCEs y
aumentar la corriente. De este modo aparecieron los dispositivos denominados
trigates en los que sobre una fina y estrecha isla de silicio cristalino se coloca una
puerta sobre tres de sus lados quedando el dispositivo completamente rodeado por
capas de óxido, Figura 1.20.



Figura 1.20 Representación esquemática de un trigate.

Existen también versiones más sofisticadas de estos dispositivos que se sitúan
entre los de tres y cuatro puertas, entre ellos se encuentran los Π-Gate y los Ω-Gate,
Figura 1.21.

Figura 1.21 Representación esquemática de un Π-Gate (izqda.) y un Ω-Gate (dcha.).

En el primero de ellos la puerta penetra en la zona de óxido enterrado
proporcionando un mayor control de la carga. En el segundo, la puerta además de
penetrar en el BOX se extiende lateralmente bajo la lámina de silicio sin llegar a
cerrarse. Esta configuración permite, en casos en los que el dispositivo sea lo
suficientemente estrecho, la aparición de una puerta virtual bajo la isla de silicio
inducida por el campo creado en las extensiones inferiores de la puerta [Col04].

Finalmente, también se pueden conseguir dispositivos en los que la lámina de
silicio se encuentra completamente rodeada por estructuras destinadas al control de
la carga en su interior, son los denominados dispositivos de cuatro puertas. Una
estructura consiste en recubrir completamente la lámina de silicio cristalino con
puerta. Estas estructuras se reducen al concepto de hilos cuánticos [BCBG95] cuando
el espesor y la profundidad del canal son lo suficientemente pequeñas. En la Figura
1.22 se muestra el denominado gate-all-around MOSFET (GAA) consistente en un
dispositivo horizontal de sección rectangular completamente rodeado por la puerta.
También es posible realizar estos dispositivos de forma vertical haciendo crecer un
pilar de silicio. En el caso de que la sección sea circular el transistor es conocido como
CYNTHIA (cyllindrical thin-pillar) y si es de sección rectangular se obtiene el
denominado pillar surrounding-gate MOSFET. Otra opción conoida como G4FET


1.5 Conclusiones

[CC03], consiste en un dispositivo con dos puertas MOS en los lados superior e
inferior y dos JFET en los laterales. Operado normalmente en acumulación, las
puertas laterales controlan el ancho efectivo del canal pudiéndose obtener distintos
modos de operación que van desde el de un hilo cuántico rodeado por regiones de
deplexión al de un dispositivo en fuerte acumulación en función de la tensión aplicada
a cada una de las puertas.

Figura 1.22 Representación esquemática de un GAA (izqda.) y un G4FET (dcha.)

1.5 Conclusiones
En este capítulo se han mostrado algunos aspectos importantes de la tecnología SOI
que son tratados más a fondo por distintos autores ([Col04],[CC03]). Su
compatibilidad con los procesos estándar de la industria semiconductora, su
flexibilidad a la hora de elegir la geometría adecuada para cada aplicación y su
mejora en las prestaciones con respecto a la tecnología convencional hacen que, cada
día más, se esté imponiendo el uso de sustratos SOI para aplicaciones de todo tipo.
Por tanto, es muy posible que los dispositivos SOI constituyan la base de la industria
semiconductora en un futuro no muy lejano, ya sea tal y como hoy se conoce o
combinada con las nuevas soluciones basadas en ingeniería de sustratos tales como el
uso de silicio tenso, la integración tridimensional o técnicas de mejora de la movilidad
de los portadores basadas en la optimización de la orientación de los sustratos.


Capítulo 2

Modelado de dispositivos
semiconductores

La invención de los dispositivos semiconductores es bastante reciente si se consideran
las escalas clásicas de tiempo en la vida humana. El transistor bipolar fue anunciado
en 1947 por John Bardeen y Walter Brattain, su objetivo inicial era ser utilizado en
telefonía como conmutador pero, posteriormente, se contempló la opción de usarlo en
substitución de las válvulas de vacío. Más adelante, en 1959, Dawon Kahng y Martin
M. Atalla en los laboratorios Bell inventaron el transistor de efecto de campo metal-
óxido-semiconductor (MOSFET) basándose en el diseño patentado de Julius Edagar
Lilienfeld en 1925. Desde entonces, el campo de los dispositivos semiconductores ha
crecido a una velocidad vertiginosa [Sel84].

El primer circuito integrado, el cual contenía solo seis transistores, estuvo
disponible a principios de los años sesenta, concretamente en 1958. Sin embargo,
desde ese momento ha tenido lugar una gran evolución, por lo que hoy en día, tan solo
cincuenta años después, es posible la fabricación de circuitos integrados con más de
3000 millones de dispositivos en cada chip, de un tamaño cientos de veces menor y a
una velocidad de conmutación muchísimo más rápida.

2.1 Simulación de dispositivos
La simulación se ha convertido en un campo muy importante para el estudio de
dispositivos semiconductores. La complejidad cada vez mayor de las estructuras, la
miniaturización de las dimensiones y la utilización de efectos más complejos para


2.1 Simulación de dispositivos

mejorar las prestaciones hacen necesario un tratamiento mucho más riguroso de los
modelos que rigen el comportamiento de los dispositivos. Las aproximaciones
realizadas para los estudios teóricos dejan de tener validez y el problema a resolver
deja de tener solución analítica haciéndose necesario el uso de métodos numéricos
que permitan alcanzar una solución satisfactoria al problema [GGR+08].

A pesar de todo, existen diferentes niveles de aproximación al problema debido a
que, para la resolución, se necesita una gran cantidad de recursos en cuanto a
potencia de cálculo y tiempo se refiere requiriéndose un compromiso entre exactitud y
precisión en la solución y tiempo de simulación. Los modelos que se pueden encontrar
en las distintas herramientas van desde los de más simples de difusión y deriva a los
más complejos y costosos en cuanto a requerimientos de cálculo como pueden ser los
de balance de energía para la resolución de la ecuación de transporte de Boltzmann
(BTE). Asimismo la complejidad de la física puesta en juego hace necesario el uso de
códigos de tipo Monte Carlo que resuelven de una manera estocástica la BTE y la
resolución de la ecuación de Schrödinger para tener en cuenta diferentes efectos
cuánticos que cada día son más importantes para explicar el comportamiento de
dispositivos con dimensiones submicra o nanométricas.

Las herramientas de simulación son ampliamente utilizadas en estudios de
escalado de dispositivos y optimización de tecnologías tanto existentes como
emergentes. Por tanto, la capacidad de estos programas de representar las
prestaciones actuales y de predecir las de futuras tecnologías y sus limitaciones es de
vital importancia ya que permite a las compañías ahorrar grandes cantidades de
dinero en los procesos de desarrollo antes de la fabricación en masa de los distintos
componentes y a los centros de investigación comprobar la viabilidad teórica de
dispositivos basados en efectos físicos novedosos con geometrías diferentes a las
configuraciones estándar.

El tipo de simulador elegido para cada caso dependerá pues del problema a tratar,
de la precisión que se quiera conseguir en los cálculos y de los efectos que se quieran
tener en cuenta. Al mismo tiempo existe una limitación a la hora de elegir el método
en función de los medios computacionales disponibles y el tiempo que pueda
dedicarse al estudio. Todos estos factores deben llevar a una solución de compromiso
a decidir por el usuario.


DESARROLLO DE UN COPROCESADOR EN PUNTO FLOTANTE PARA LA RESOLUCIÓN DE LA ECUACIÓN DE POISSON 1D EN ESTRUCTURAS SOI

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