La tecnología de computadores ha progresado increíblemente en los últimos cincuenta años.

1. UNIVERSIDAD NACIONAL DEL CENTRO DEL PERÚ ARQUITECTURA DE COMPUTADORAS PRESENTADO POR : ACUÑA TENORIO, Mario CASTILLON POMA, Darwin LANDEO RIVERA Daniel LAURA HUAROC, Kenil OSORES RAMOS, Jimmy CATEDRÁTICO: Ing. Miguel CAMARENA INGARUCA

2. TEMA 1: La Norma de Conexión RS 232

4. La norma RS 232 proviene de la EIA RS-232 que fue propuesta en 1969 por la Asociación de industrias Electrónicas.DTE DTE Modem DCE Modem DCE EQUIPO TERMINAL DE DATOS: DATA TERMINAL EQUIPMENT RS meansRecommended Standard

7. Aunque el método de transmisión no forma parte de la norma RS-232-C, por lo general se emplea el de tipo asíncrono con formato start/stop. El envio se hace por bytes individuales. Además la información se suele codificar en ASCII.D5 D6 D7 D3 D1 D2 D0 D4 START STOP 1 STOP 2 PARIDAD DATO INFORMACIÓN DE UN BYTE COMPLETA

11. Protocolo por señales

13. La pareja de señales DTR/DSR, o bien, RST/CTS se suelen emplear con este fin.

15. Se supone que el receptor está en disposición de recibir la información, por lo que el emisor comienza a enviarla. Si el receptor se aproxima a la saturación de su memoria de recepción, envía un XOFF para detener la transmisión. Una vez que ha vaciado su memoria, envía un XON para que el emisor reanude el envio de información.El proceso es el siguiente: DC1: DEVIDE CONTROL 1XON DC3. DEVICE CONTROL 3XOFF

17. Suponiendo que esta disponible el receptor, el emisor inicia la transmisión enviando una línea de información, que finaliza en el código ETX . Una vez que el receptor ha asimilado la línea y está en disposición de recibir más información envía el código ASCII ASK, con el que informa al emisor de su situación. La máxima longitud de las líneas de información es de 80 a 132 bytes.ETX: FÍN DE TEXTO ACK: ACKNOWLEDGEMENT

21. TEMA 2.1: El reforzamiento del paralelismo y el aumento de la velocidad del procesamiento

23. Procesamiento de imágenes en tiempo real.

24. Meteorología

25. Cálculo y control de las trayectorias de los robots.

27. NECESIDAD DE INCREMENTO CONTINUO DE LA POTENCIA DEL CALCULO:

28. Los monoprocesadores pueden llegar a un máximo de potencia de 1 GFLOP(mil millones de operaciones de coma flotante por segundo), considerando las limitaciones de velocidad de transmisión en el silicio.

29. DESFASE ENTRE LA ARQUITECTURA DE VON NEUMANN, Y LOS REQUERIMIENTOS DE LOS NUEVOS SISTEMAS LÓGICOS Y LENGUAJES.

30. Debido a que la tecnología actual VLSI proporciona elementos baratos especialmente cuando se utilizan de forma repetitiva.

33. Diseño de nuevas organizaciones y estrategias de funcionamiento de las memorias. Ejemplos de esta técnica son la memoria virtual, la memoria cache y la memoria entrelazada.

34. Sustitución del sistema lógico por equipo físico. Se tiende a construir por circuitería ciertas funciones repetitivas que hasta ahora se realizaban por el sistema lógico.

35. Aumento del grado de paralelismo o concurrencia, desde el nivel e las instrucciones hasta el de los programas.

37. MULTIPROCESAMIENTO: Donde se ejecutan varios programas simultáneamente, usando sistemas dotados de varios procesadores.Otras técnicas: Tiempo Compartido: Diversos procesos compartían la UCP. Ejecuta en forma concurrente varios programas residentes en la memorias principal. Multiprogramación:

39. Matricial o Array

40. Los modernos supercomputadores disponen de tres recursos que explotan el paralelismo y que dan lugar a tres tipos de computadores:

41. De segmentación

42. «Matricial» o Array

45. SIMD: Flujo único de instrucciones-flujo múltiple de datos

46. Esta clasificación divide a los computadores, atendiendo a su paralelismo explicito en 4 grupos:

47. MISD: Flujo múltiple de instrucciones-flujo único de datos

54. Están formados por una serie de elementos de proceso de instrucciones, que se conectan con los módulos de memoria a través de una red.Multiprocesadores Ejemplo: procesadores sistólicos.

59. INTRODUCCION Y CONCEPTO DE LA TECNICA DE SEGMENTACIÓN Un operador completo solo atiende un proceso hasta que lo realiza, los demás esperan su turno. OPERADOR COMPLETO ENTRADA SALIDA DE RESULTADOS 1 6 5 4 3 2 COLA DE PROCESOS

60. INTRODUCCION Y CONCEPTO DE LA TECNICA DE SEGMENTACIÓN Un proceso en cadena con cuatro etapas puede atender cuatro procesos a la vez OPERADORES PARCIALES SIMPLES SALIDA DE RESULTADOS ENTRADA 4 5 6 3 2 1 COLA DE PROCESOS

62. Si se parte de que los tiempos de las n funciones son iguales, cada una tendrá una duración de T/n, con lo cual se pueden ejecutar n procesos en un periodo de tiempo T.

63. En un computador el flujo de instrucciones circula por una serie de unidades elementales en cadena, que realizan una operación simple cada una, y cuyo conjunto completa la ejecución de las instrucciones .Estas unidades tienen las siguientes funciones:

64. Búsqueda de la instrucción

65. Decodificación

66. Búsqueda de operandos

70. I2 en la fase de búsqueda de los operandos

71. I3 en la de decodificación

72. I4 en la de búsqueda de código OPCuarto impulso(t4)

77. Cada registro almacena información la información de salida de una etapa y de entrada a la siguiente. De esta manera la información de un proceso determinado va pasando registro a registro, sufriendo la transformación correspondiente a cada etapa.

80. Entradas de control: Definen la función a realizar en cada situación

81. Dinámicamente reconfigurables

83. Actúan como si fueran unifunciones entre cada cambio.

85. Parones y choques en las cadenas Representan el mayor problema de tratamiento en cadena. Surgen cuando se produce alguna causa que impide que se siga introduciendo elementos en la cadena, quedando esta vacía. HAZARDS O PARONES Por ejemplo: Es un caso de parón en Unidades de Control con tratamiento en cadena. Instrucciones de bifurcación I1: INSTRUCCIÓN DE BIFURCACIÓN CONDICIONAL Reducen la capacidad del proceso CHOQUE I1 si no ETAPA Proceso 1 I2 I3 Hueco en la cadena Proceso 2

88. ORGANIZACIÓN MODULAR ENTRELAZADA: Es una manera de organizar la memoria que permite ir entrelazando los accesos entre los diversos módulos que constituyen la memoria principal.

93. Memorias entrelazadas Entrelazado complejo: Organización de una memoria principal con entrelazado complejo. MÓDULO 1 REGISTRO CERROJO OCUPADO/ COMPLETO DIRECCIONES MÓDULO 2 REGISTRO CERROJO DIRECCIONES CONTROLADOR DE MEMORIA MULTIPLEXOR BUS DE SIMPLE PALABRA COMANDOS MÓDULO N REGISTRO CERROJO COMANDO SELECCIÓN

95. Es cuando las posiciones sucesivas de memoria principal 0,1,2,3,4,…se asignan a módulos complejos.

96. Entrelazado de orden inferior:

97. Si por ejemplo la memoria tiene 4 módulos, el primer módulo estaría ocupado por las posiciones de memoria 0,4,8,12,…, mientras que el segundo ocuparía las posiciones 1,5,9,13,etc.

98. Empleando módulos de 2n posiciones, se asignan las 2n primeras posiciones al primer módulo, las posiciones de la 2n a la 22n -1 al segundo módulo y así sucesivamente

107. TEMA 2.4: Computadores Vectoriales

110. Primer tipo

111. Es el caso de hallar por ejemplo la suma de los elementos del vector.

112. se encuentran las operaciones que afectan independientemente a cada elemento del vector, formándose un vector resultado, donde cada elemento es el resultado de aplicar la operación al elemento correspondiente del primer vector.

113. Segundo tipo

115. Tercer tipo

116. Por ejemplo se tiene a la suma de vectores.

117. Se opera aplicando un escalar a cada elemento para obtener un vector resultado.

118. Cuarto tipo

120. Selecciona la unidad funcional o reconfigura una unidad multifuncional de manera que ejecute la operación indicada.

121. Código de operación

122. Son las direcciones de comienzo de los vectores operandos y de resultado.

123. Direcciones Base

124. Son las direcciones de comienzo de los vectores operandos y de resultado.

125. Incremento de dirección

126. Sumándolo a la base se obtiene la dirección de un elemento buscado dentro de un vector.

127. Desplazamiento

129. Lenguaje de Alto nivel(LAN)

130. Código Objeto(CO)

131. Código Máquina(CM)

133. Frecuencia de reloj de 12,5 nsy no puede trabajar de forma autónoma .

134. El Cray-1 es uno de los procesadores vectoriales más modernos.

135. La sección de memoria se organiza en 8 o 16 bancos con 72 módulos cada uno

138. La sección de E/S contiene 12 canales e entrada, y otros 12 de salida. Cada canal tiene una frecuencia de transferencia de 80 MBytes/s como máximo.

139. Procesador Cray-1

142. Desplazamiento

144. Producto

146. Conteos

147. Desplazamientos

149. ProductoA A UNIDADES FUNCIONALES DEL CRAY-1

151. Los registros escalares y de direcciones pueden acceder directamente a la memoria o a través de los 64 registros T y B.

154. Productos de matrices

155. Cálculo de la matriz inversa

156. Etc.

163. REGISTRO DE CONMUTADORES: Enviar datos de control, parámetros o direcciones del principal al AP-120B

164. REGISTRO DISPLAY O PRESENTADORES: Permiten visualizar el contenido de los registros del procesador array

165. DIRECCION DE MEMORIA DEL PRINCIPAL

166. DIRECCION DE MEMORIA DEL AP-120B

172. TEMA 2.6: Arquitectura SIMD: Procesadores Matriciales y Asociativos

175. Arquitecturas SIMD Procesadores matriciales: Configuración 1 CONTROL DATOS E INSTRUCCIONES I/O RED DE INTERCONEXIÓN BUS DE DATOS

176. Arquitecturas SIMD Procesadores matriciales: Configuración 2 DATOS E INSTRUCCIONES RED DE INTERCONEXIÓN I/O BUS DE DATOS

178. F:funciones de transmisión de datos por las redes de interconexión o alineamiento.

179. I: instrucción máquina

185. Esta compuesto de 32 módulos asociativos de matrices, como máximo. Cada módulo contiene 256 palabras de 256 bits cada una, de acceso multidimensional, una red de permutación y un selector.

186. Arquitectura del procesador STARAN

189. Arquitectura del procesador STARAN

191. Arquitecturas SIMD Procesadores asociativos: Arquitectura del procesador STARAN Arquitectura General por Bloques MODULO ASOCIATIVO DE MATRIZ PIO PI0 EQUIPO DE USUARIO TIPICO SEÑALES DE CONTROL PIO MODULO ASOCIATIVO DE MATRIZ PIO EP UNIDAD DE INTERFAZ EP LOGICA DE FUNCIONES EXTERNAS ORDENADORES PERIFERICOS PANTALLAS SENSORES LOGICA DE CONTROL SECUENCIAL LOGICA DE PAGINADOS DE PROGRAMAS LOGICA DE CONTROL ASOCIATIVO DISCO BIO BIO DMA LOGICA DE PUERTAS DE MEMORIA DMA MEMORIA DECONTROL DEL PROCESADOR ASOCIATIVO

193. ACCESO DIRECTO A MEMORIA

194. CANALES DE E/S(BIO)

195. CANALES DE FUNCIONAMIENTO EXTERNO(EXF)

196. CANALES DEFUNCIONAMIENTO PARALELO(PIO)

202. LO QUE SE VIENE

203. Multiprocesadores o Computadores MIMD SISTEMAS DÉBILMENTE ACOPLADOS Cada procesador tiene un dispositivo de E/S y una memoria local. Los mensajes se realizan a través de un sistema de transferencia global a granes velocidades (1Mbp/s) Clasificación de las arquitecturas de los multiprocesadores SISTEMAS FUERTEMENTE ACOPLADOS Se comunican a través de una memoria principal compartida, disponiendo cada procesador de una cache propia. Admiten un lato nivel de interacción entre las tareas, sin que se produzca un deterioro importante en la respuesta. Este tipo puede utilizar todos los recursos del sistema

204. Multiprocesadores o Computadores MIMD ESTRUCTURA DE UN SISTEMA DÉBILMENTE ACOPLADO E/S Módulo 1 MEMORIA LOCAL CANAL Y ARBITRO SISTEMA DE TRANSFERENCIA DE MENSAJES PROCESADOR CANAL Y ARBITRO Módulo N

205. Multiprocesadores o Computadores MIMD ESTRUCTURA DE UN SISTEMA FUERTEMENTE ACOPLADO DISCO DISCO RED DE INTERCONEXIÓN DE E/S MEMORIA LOCAL NO MAPEADA MÓDULOS DE MEMORIA COMPARTIDA MEMORIA LOCAL MAPEADA PROCESADOR 1 1 RED DE INTERCONEXIÓN RED DE INTERCONEXIÓN DE LAS SEÑALES DE INTERRUPCIÓN p MEMORIA LOCAL NO MAPEADA N PROCESADOR MEMORIA LOCAL MAPEADA

208. Multiprocesadores o Computadores MIMD Red de interconexión «crossbar switch» MODULO MEMORIA MODULO MEMORIA PROCESADOR 1 UNIDAD DE E/S PROCESADOR N UNIDAD DE E/S

209. Multiprocesadores o Computadores MIMD Red de interconexión «multipuerta» PROCESADOR 1 PROCESADOR 2 MODULO MEMORIA 1 MODULO MEMORIA 1 MODULO MEMORIA 1 MODULO MEMORIA 1 UNIDAD DE E/S UNIDAD DE E/S

211. Construido con uniprocesadores S-1 Mark IIA

212. Incluye 16 uniprocesadores Mark IIA independientes

213. Comparten 16 bancos de memoria

214. Cada banco puede contener hasta 230 bytes (16 GB)

215. Entre procesador y memoria la transferencia de palabra es de 50 ns frecuencia de 320 Mpalabras/s.

216. Cada procesador tiene una memoria cache privada.

217. Consta de 5 unidades:

218. Unidad de captura de instrucciones guardadas en la memoria cache.

219. Unidad de decodificación de la instrucción capturada, por medio de la RAM de decodificación.

220. Unidad de preparación de los datos a ejecutarse y provenientes de otra memoria cache.

221. Unidad aritmética de tipo pipe-line.

223. UNIPROCESADOR MARK IIA a/de LÓGICA DE DIAGNÓSTICO INTERNA a/de MEMORIA DE COMPUTADOR ENTRECRUZADO PROCESADOR DE DIAGNÓSTICO UNIDAD DE INTERFAZ CON MEMORIA (SECUENCIADOR M) PROCESADOR 0 E/S PROCESADOR 7 E/S MEMORIA DE CONTROL REGISTROS DE USUARIOS CACHE DE DATOS CACHE DE INSTRUCCIONES RAM DE DECODIFICACIÓN MEMORIA 7 E/S DATOS MEMORIA 0 E/S DATOS UNIDAD DE CAPTURA (INSTRUCCIONES SECUENCIADOR F) UNIDAD DE DECODIFICACIÓN DE INSTRUCCIÓN (SECUENCIADOR P) UNIDAD DE PREPARACIÓN DE DATOS (SECUENCIADOR I) UNIDAD ARITMÉTICA PIPELINE (MÓDULO A) MEMORIA DE CONTROL MEMORIA DE CONTROL MEMORIA DE CONTROL MEMORIA DE CONTROL

226. La información fluye entre celdas en una estructura segmentada y la comunicación con el exterior solo es posible en las celdas fronterizas.MEMORIA PE PE PE PE PE PE MATRIZ DE PROCESADOR SISTÓLICO

228. TEMA 2.8: Computadores inteligentes de la Quinta Generación

230. 1981: Japón anuncia la puesta en marcha de un proyecto destinado a desarrollar los computadores de la quinta generación. El proyecto se dividía en tres etapas. En la primera etapa se ha desarrollado el equipo físico básico y el sistema lógico fundamental, además se han construido modelo pilotos para soportar el desarrollo del sistema lógico

233. Resolución de problemas mediante inferencias

234. Gestión de la base de Conocimientos

235. Interfaz hombre máquina que utilice el lenguaje natural, gráficos, etc.

237. Computadores inteligentes de la Quinta Generación Estructura de los computadores de Quinta Generación SISTEMA DE INTERFAZ EXTERNO LENGUAJE DE PROGRAMACIÓN DEL CONOCIMIENTO LENGUAJE NATURAL MODULO DE INTERFAZ INTELIGENTE SISTEMA DE SOFTWARE SISTEMA DE PROGRAMACIÓN INTELIGENTE MODULO DE INFERENCIAS MODULO DE GESTION DE LA B.D MAQUINA DE INFERENCIA MAQUINA DEL INTERFAZ INTELIGENTE SISTEMA DE HARDWARE MAQUINA DE LA BASE DE CONOCIMIENTOS MECANISMO DE INFERENCIA EN PARALELO MECANISMO DE TIPOS ABSTRACTOS DE DATOS MECANISMO DE FLUJO DE DATOS MECANISMO DE LA BASE DE DATOS RELACIONAL RED DE ORDENADORES TECNOLOGÍA VLSI

244. Esto hace a la XT Jaguar hata un poco mas de 50% mas rápido que la anterior sostenedora del récord, la IBM Roadrunner con 1,026 PetaFLOPS.

246. TEMA 3: Lenguaje Assembler

248. Bajo nivel.

249. Nivel intermedio.

250. Alto nivel.Clasificación

252. Son dependientes de la maquina, es decir, no se pueden migrar o utilizar en otras maquinas.

253. Al estar totalmente diseñados a medida del hardware, aprovechan al máximo las características del mismo.

255. Son precisos para ciertas aplicaciones como la creación de sistemas operativos.

257. Los programas escritos deben ser traducidos en un lenguaje maquina especifico empleando un compilador o un intérprete. De esta manera pueden ser ejecutados por una maquina especifica.

260. El lenguaje máquina utiliza el alfabeto binario.0000001 0101 01A1 1000 1001 1010 899A

262. Un lenguaje ensamblador puro es un lenguaje en el que cada enunciado produce exactamente una instrucción máquina.Inicio: ADD B,1 MOV A,E CMP A,B JE FIN JMP INICIO Fin END

266. POR EJEMPLO:Las tarjetas inteligentes tienen que efectuar complejos cálculos criptográficos con recursos limitados de memoria, procesadores incorporados en aparatos domésticos, PDAs y otros dispositivos electrónicos inalámbricos de baterías suelen tener memorias pequeñas a fin de ahorrar energía.

268. Puede explotar al máximo el CPU

269. Acceso a cualquier recurso de la computadora

271. Campo Operación (código de operación)

272. Campo Operando

278. Registro: se refieren directamente al contenido de los registros de la CPU.

279. Memoria: se refieren a los datos en la memoria.

280. Inmediato: Estos son valores fijos que están listados en la instrucción en sí misma.

285. Definir constantes

286. Definir memoria para almacenar datos en ella

287. Definir la memoria para almacenar datos en ella

288. Agrupar la memoria en segmentos

289. Incluir código fuente condicionalmente

291. Puede explotar al máximo el CPU

292. Acceso a cualquier recurso de la computadora

294. Es difícil llegar a ser programador experto

295. Es difícil escribir programas grandes y complejos

296. Es difícil depurar y dar mantenimiento a los programas

298. Como sabemos el lenguaje ensamblador es el que va traduciendo instrucciones de código de maquina a mnemónicos, es decir interpreta los nombres de lo mnemónicos a direcciones de memoria y otras entidades.

301. Instalación Borland Turbo Assembler Abrir esta carpeta y clicar sobre “Instal”, el para iniciar la instalación:

302. Instalación Borland Turbo Assembler Presionar Enterpara continuar. Aparecerá la siguiente ventana de configuración:

303. Instalación Borland Turbo Assembler En esta ventana debemos cambiar el lugar donde se instalaran nuestros archivos, en este caso escogimos el disco C. Luego de esto presionamos “Enter” para continuar con la instalación

304. Instalación Borland Turbo Assembler En esta ventana nos pide la dirección de los archivos que descomprimimos previamente, solamente damos “Enter” dejando la que aparece por default.

305. Instalación Borland Turbo Assembler Luego aparecerá un recuadro dando el estado de la instalación. Esperar unos minutos para terminar la instalación.

306. Instalación Borland Turbo Assembler Por último, y no por eso menos importante aparecerá el ReadMe de Assembler, se recomienda ver el contenido ya que contiene ayuda sobre el programa.

309. Cd c:asmin Tasm Ejemplo Tlink Ejemplo

310. Así como se muestra en la siguiente pantalla:

311. Para ejecutar lo que hemos compilado debe escribir:Ejemplo.exe

312. TEMA 3: Computadoras Actuales

313. COMPUTADORAS ACTUALES

317. Que esperar en el futuro

318. Que esperar en el futuro

319. Que esperar en el futuro

320. Que esperar en el futuro

321. MDDKJ GROUP ACUÑA TENORIO, Mario CASTILLON POMA, Darwin LANDEO RIVERA Daniel LAURA HUAROC, Kenil OSORES RAMOS, Jimmy HAVE PRESENTED: ARQUITECTURA DE COMPUTADORAS FINAL EXPOSITION STARTING TO BELIEVE EVERYTHING IS POSSIBLE MARTES 20 DE JULIO DEL 2010

322. We come totheend. Totheend of ComputersArchitecture GRACIAS Specialthankstothepersonswhohelptomaketheseslides

323. Aboutus