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⭐⭐⭐⭐⭐ SOLUCIÓN EVALUACIÓN SISTEMAS DIGITALES 1, 2do Parcial (2022 PAO 2)

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A continuación, se representa un Flip-Flop “SD” (FF-SD) el mismo que posee una señal de reloj “clk”, una señal para resetear el Flip-Flop llamada “resetn”, una entrada “S”, una entrada “D” y finalmente una salida “Q”.

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  1. 1. vasanza SISTEMAS DIGITALES 1 EXAMEN_2P Fecha: 2022/01/25 PA02 2022-2023 Nombre: _________________________________________________ Paralelo: __________ Problema #x (x%) A continuación, se representa un Flip-Flop “SD” (FF-SD) el mismo que posee una señal de reloj “clk”, una señal para resetear el Flip-Flop llamada “resetn”, una entrada “S”, una entrada “D” y finalmente una salida “Q”. Como se muestra en la siguiente gráfica: La siguiente tabla característica describe el funcionamiento del FF-SD: Tabla de característica del Flip-Flop “SD” Input Output S D Actual (𝑸𝒏) Siguiente (𝑸𝒏+𝟏) 0 0 0 1 1 1 1 0 1 1 0 1 0 0 1 1 0 1 0 0 1 0 Para realizar una conversión exitosa de un flip-flop “JK” (FF-JK) a un FF-SD, determinar cuáles de los siguientes códigos VHDL describen correctamente el funcionamiento de las señales “J” y “K”: Código VHDL de Flip-Flop: https://github.com/vasanza/MSI-VHDL/tree/2021PAE/LeccionC5 a) J <= ‘0’ when (S&D = “11”) else ‘1’; b) J <= ‘0’ when (S&D = “10”) else ‘1’; c) J <= ‘0’ when (S&D = “01”) else ‘1’; d) J <= ‘0’ when (S&D = “00”) else ‘1’; e) K <= ‘0’ when (S&D = “11”) else ‘1’; f) K <= ‘0’ when (S&D = “10”) else ‘1’; g) K <= ‘0’ when (S&D = “01”) else ‘1’; h) K <= ‘0’ when (S&D = “00”) else ‘1’;
  2. 2. vasanza Resolución: J <= not(S) or not (D); entonces, J <= ‘0’ when (S&D = “11”) else ‘1’; K <= S or D; entonces, K <= ‘0’ when (S&D = “00”) else ‘1’;

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