cz

1. CHAI Y
IER 16
DISEÑO
PARA TESTABILIDAD
16.1. Introducción
La tarea de determinar si los chips fabricados son completamente funcionales es muy compleja
y puede llevar mucho tiempo. Sin embargo, cuando los chips defectuosos pasan una prueba mal
diseñada,pueden causar fallas en el sistema y una enorme dificultad en la depuración del sistema. Se
sabe que el coste de depuración aumenta aproximadamente diez veces desde el nivel del chip hasta el
nivel de la placa, y también desde el nivel de la placa hasta el nivel del sistema. Por lo tanto, es de
gran importancia detectar las fallas lo antes posible.A medida que aumenta la cantidad de transistores
integrados en un solo chip,la tarea de probar el chip para garantizar la funcionalidad correcta se vuelve
cada vez más difícil. Sin embargo, en un entorno de producción, muchos chips deben probarse en
poco tiempo para su entrega oportuna a los clientes. Para superar problemas tan difíciles, el diseño
para la capacidad de prueba se ha vuelto cada vez más crítico. En este capítulo, analizamos los tipos
de fallas, los modelos de fallas correspondientes,el diseño de circuitos comprobables y los circuitos
de autocomprobación. La capacidad de prueba se definirá en términos de observabilidad y
controlabilidad, que también se utilizan comúnmente en teoría de sistemas y control. El material
introductorio de este capítulo se basa en gran medida en un tutorial de Patel. Para un tratamiento
en profundidad de este tema, se recomienda al lector consultara Abramovici et al. [ll.
16.2. Tipos y modelos de fallas
La prueba de chips, en el sentido convencional,suele ser multipropósito e intenta detectar fallas en
la fabricación, diseño y fallas debido a condiciones de operación estresantes,a saber,la

2. problemas de confiabilidad. Los vectores de prueba de entrada se diseñan y aplican al
dispositivo bajo prueba (DUT) o al circuito bajo prueba (CUT) como sus estímulos. Luego,
los resultados medidos se comparan con las respuestas correctas esperadas para determinar
si el DUT es bueno (ir) o malo (no ir). La principal dificultad en las pruebas se debe al hecho
de que solo se puede acceder a los pines de entrada y salida del dispositivo bajo prueba,
aunque en el banco de pruebas del laboratorio de desarrollo, los nodos internos de los chips
sin empaquetar se pueden probaren el nivel de metal más alto antes de realizar la pasivación.
A medida que la frecuencia del reloj operativo de los chips aumenta más allá de varias
decenas de megahercios, la prueba a velocidad también se ha convertido en un problema
difícil. La dificultad surge del problema de integridad de la señal (timbre transitorio) al
enviar señales de prueba desde el probador al DUT y al detectar señales de respuesta del
DUT debido a la falta de coincidencia de impedancia y problemas de línea de transmisión
en las interconexiones del probador. El problema de la falta de coincidencia de impedancia
se ha abordado parcialmente en el diseño de E/S de chip o mediante el uso de una técnica de
búsqueda de tabla para corregir errores de medición de retardo. Además del problema del
probador, la generación de vectores de prueba correctos para detectar todas las fallas
modeladas y errores de diseño en chips complejos, ya sea manualmente o mediante un
generador automático de patrones de prueba (ATPG), se ha convertido en una tarea difícil.
En este capítulo, limitaremos nuestra discusión a fallas causadas pordefectos físicos.
639
Diseñado para
Testabilidad
Ejemplos de defectos físicos incluyen:
• Defectos en el sustrato de silicio
• Defectos fotolitográficos
• Enmascarar la contaminación y los arañazos
• Variaciones y anormalidades del proceso
• Defectos de óxido
Los defectos físicos pueden causar fallas eléctricas y fallas lógicas. Las fallas eléctricas
incluyen:
• Cortocircuitos (fallas de puente)
• abierto
• Transistoratascado,atascado abierto
• Shorts y abiertos resistentes
• Cambio excesivo en el voltaje de umbral
• Corrientes de estado estable excesivas
Las fallas eléctricas a su vez se pueden traducir en fallas lógicas. Las fallas lógicas incluyen:

3. • Lógico atascado en O o atascado en 1
• Transición más lenta (fallo de retardo)
• Y-puente, OR-puente
Las relaciones entre defectos físicos, fallas eléctricas y fallas lógicas se pueden explicar
usando una puerta NOR2 simple como se muestra en la Fig. 16.1. Una mancha metálica (defecto
físico) entre el terminal de drenaje común en la región de difusión n y la línea de bus de tierra que
se muestra en la Fig. 16. I(a) se puede modelar como un cortocircuito resistivo entre el nodo de
salida
Z y la tierra como se muestra en la Fig. 16.1 (b), y también por una falla de atasco en O
(sa-0) de la salida Z cuando la resistencia es baja o una falla de retardo de arranque cuando la resistencia es
alta, como se muestra en el CAPÍTULO 16 de la figura 16.1(c).
Defecto Físico Eléctrico
Resistador shon
(a)
Lógico
Corto de baja resistencia:
Corto de alta resistencia: error de temporización

4. (C)
Figura 16.1. (a) Defecto físico en la fabricación de NOR2, (b) su modelo de falla eléctrica; y (c) sus
modelos lógicos de fallas.
La figura 16.2 muestra otros tipos de fallas en un circuito CMOS que consta de compuertas
NOR2, NAND2 e inversoras.En este circuito, la línea de entrada B se puede atascar en I (sa-1),
ya que una parte de la línea de entrada está en cortocircuito con la línea de alimentación. El
transistor pMOS de la puerta NOR2 de la primera etapa está atascado debido a un problema de
proceso que provoca un cortocircuito entre sus terminales de fuente y drenaje. El transistor nMOS
superior en la puerta NAND2, por otro lado, está atascado debido a un contacto incompleto
(abierto) de la fuente o el nodo de drenaje o debido a una gran separación de drenaje o fuente de
difusión de la puerta, lo que provoca apagado permanente del transistor independientemente del
valor de entrada C. Las fallas atascadas y atascadas se detallan en la figura 16.3. La falla de puente
entre la línea de salida del inversor y la línea de entrada C puede deberse a un defecto de
fabricación que provoque un cortocircuito entre dos partes cualquiera de las dos líneas. Aunque
en el diagrama del circuito, estas dos líneas parecen estarmuy separadas,en eldiseño real, algunas
partes de estas dos líneas pueden ser
cercanos entre sí. En un diseño de este tipo, estas dos líneas se pueden acortar debido a
un subgrabado en el proceso de modelado de líneas.
641
Diseñado para
Testabilidad

5. Figura 16.2. Algunos defectos relacionados conel procesoenuncircuito CMOS que consta de
compuertasNOR2, NAND2 e inversoras.
Los modelos de falla únicaatascadaseusan con frecuencia,aunque el dispositivo bajo
prueba puede tener defectos que no corresponden a una falla únicaatascada.Algunas delas
razones son:
•La complejidad dela generación de pruebas se reduce considerablemente.
• El fallo único atascado es independiente de la tecnología y el estilo de diseño.
•Las pruebas de atascamiento único cubren un gran porcentaje de fallasatascadas
múltiples.
• Las pruebas pegadas individuales cubren un gran porcentajede defectos físicos no modelados.
De hecho, seha demostrado que en un circuito de dos niveles sin redundancia,cualquier equipo
de prueba completo para todas las fallasatrapadasindividuales puedecubrir todas las fallas
atrapadas.Múltiples fallasatascadas
Los modelos encuentran aplicaciones para diseños programables basadosen fusibles o
antifusibles,como arreglos de puertas programables,arreglos depuertas programables
en campo (FPGA) y RAM.
La falla deretardo que causa fallasdetiempo a la velocidad objetivo puede deberse a
varios factores.Para nombrar unos pocos,
642 estimación incorrecta de los retrasos de interconexión en el chip y otras consideraciones de tiempo
,
CAPÍTULO 16 variaciones excesivas en el proceso de fabricación que causan variaciones significativas en
los retrasos del circuito y sesgos de reloj, se abre en líneas metálicas que
conectan transistores paralelos que hacen que el tamaño efectivo del transistor
sea mucho más pequeño, aumentan los efectos de envejecimiento como el
retraso inducido por portadorcaliente.
GRAMO
D
(a)
GRAMO
D

6. (b)
Figura 16.3. Transistor MOScon (a) falla de atascamiento abierto (apagado) y (b) falla de
atascamiento (cortocircuito).
La tarea de detectar fallas de retardo es aún más sutil que detectar fallas funcionales en
estado estable. La prueba funcional generalmente se realiza a velocidades inferiores a la
velocidad objetivo debido a las limitaciones de los probadores.El cronometraje especial
se utiliza para aplicar pruebas de retardo en un probador lento. Los modelos de falla
mencionados anteriormente se utilizan en la simulación de fallas con el objetivo de
•generación de pruebas,
•Construcción de diccionarios de fallas, o
•Análisis de circuitos en presencia de fallas.
Cada diccionario de fallas almacena la respuesta de salida esperada de cada circuito
defectuoso a un vector de prueba particular correspondiente a una falla simulada
particular.
16.3. Controlabilidad y observabilidad
La capacidad de control de un circuito es una medida de la facilidad (o dificultad) con la
que el controlador (ingeniero de pruebas) puede establecer un valor de señal específico en
cada nodo estableciendo valores en los terminales de entrada del circuito. La observabilidad
es una medida de la facilidad (o dificultad) con la que se puede determinar el valor de la señal
en cualquier nodo lógico del circuito.

7. controlando su entrada primaria y observando la salida primaria. Aquí, el término primario 643 se refiere al
límite de E/S del circuito bajo prueba.El grado de controlabilidad y observabilidad y, por lo tanto,
el grado de capacidad de prueba de un circuito, se puede medir con respecto a si los vectores de prueba se generan
de manera determinista o aleatoria. Por ejemplo, si un nodo lógico de capacidad de prueba se puede configurar en
1 u O lógico solo a través de una secuencia muy larga de vectores de prueba aleatorios, se dice que el nodo tiene
una controlabilidad aleatoria muy baja ya que la probabilidad de generar dicho vector en forma aleatoria la
generación de pruebas es muy baja. Existen limitaciones de tiempo en la práctica y, en tales casos,el circuito puede
no considerarse comprobable. Existen procedimientos deterministas para la generación de pruebas para circuitos
combinacionales, como el algoritmo D, que utiliza un procedimiento de búsqueda recursivo que avanza
una puerta a la vez y retrocede, si es necesario, hasta que se detectan todas las fallas. El algoritmo D requiere una gran
cantidad de tiempo de computadora. Para superar tales deficiencias, se han producido muchos algoritmos mejorados,
como la toma de decisiones orientada a la ruta (PODEM) y la generación de pruebas orientadas a FAN-out (FAN). La
generación de prueba de circuito secuencial es varias
órdenes de magnitud más difíciles que estos algoritmos. Para facilitar la tarea de ATG, se emplean
habitualmente técnicas de diseño para prueba (DFT).
Consideremos ahora el circuito simple de la figura 16.4 que consta de cuatro puertas
lógicas simples. Para detectar cualquier defecto en la línea 8, las entradas primarias A y
B deben configurarse en 1 lógico. Sin embargo, tal configuración obliga a la línea 7 a 1
lógico. Por lo tanto, cualquier falla atascada en I (sa-1) en la línea 7 no se puede probar
en la salida primaria, aunque en ausencia de tal falla, el valor lógico en la línea 7 puede
controlarse completamente a través de las entradas primarias B, C y D. Por lo tanto, este
circuito no se puede probar por completo. La principal causa de esta dificultad en este
circuito es el hecho de que la entrada B se abre hacia las líneas 5 y 6, y luego, después de
la puerta OR3, ambas señales de línea se combinan en la puerta AND3. Tal fanout se
llama reconvergentfanout. Los fanouts reconvergentes hacen que la prueba del circuito
sea mucho más difícil.
Figura 16.4. Un circuito simple que consta de cuatro puertas con cuatro entradas primarias y una salida
primaria.
Si se requiere una gran cantidad de vectores de entrada para establecer un valor de
nodo particular en 1 u O (excitación de falla) y propagar un error en el nodo a una salida
(propagación de efecto de falla), entonces la capacidad de prueba es baja. Los circuitos
con poca capacidad de control incluyen aquellos con retroalimentaciones,
decodificadores y generadores de reloj. Los circuitos con escasa observabilidad incluyen

8. Diseño
circuitos secuenciales con bucles de retroalimentación largos y circuitos con
reconvergente
fanouts,nodos redundantes y memorias integradas como RAM, ROM y PLA.

9. 16.4. Técnicas de diseño comprobables ad hoc

10. Diseño
CAPÍTULO 16 Una forma de aumentar la capacidad de prueba es hacer que los nodos sean más accesibles a
algún costo insertando físicamente más circuitos de acceso al diseño original. A
continuación se enumeran algunas de las técnicas de diseño comprobables ad hoc.
Técnica de partición y mux
Dado que la secuencia de muchas puertas seriales, bloques funcionales o circuitos grandes es
difícil de probar, dichos circuitos se pueden particionar y se pueden insertar multiplexores
(muxes) de modo que algunas de las entradas primarias se puedan alimentar a partes
particionadas a través de multiplexores con control accesible. señales Con es ta técnica de
diseño, se puede aumentar el número de nodos accesibles y se puede reducir el número de
patrones de prueba. Un ejemplo sería el contador de 32 bits. Dividir este contador en dos
partes de 16 bits reduciría el tiempo de prueba en principio por un factor de 2 15 . Sin
embargo, la partición del circuito y la adición de multiplexores pueden aumentar el área del
chip y el retardo del circuito. Esta práctica no es única y es similar al enfoque divide y
vencerás para problemas grandes y complejos. La Figura 16.5 ilustra este método.
Inicializar circuito secuencial
Cuando se enciende el circuito secuencial, su estado inicial puede ser un estado aleatorio
y desconocido.En este caso, no es posible iniciar correctamente la secuencia de prueba.
El estado de un circuito secuencial se puede llevar a un estado conocido mediante la
inicialización. En muchos diseños, la inicialización se puede realizar fácilmente
conectando señales de entrada asíncronas preestablecidas o claras desde entradas
primarias o controlables a flip-flops o latches.
controlar 1 controlar 2
AFUERA
Figura 16.5. Método de partición y mux para circuitos grandes.
Deshabilitar osciladores y relojes internos
Para evitar problemas de sincronización durante las pruebas, los relojes y osciladores
internos deben desactivarse. Por ejemplo, en lugar de conectar el circuito directamente al
osciladoren el chip, la señaldel reloj se puede combinar con una señalde desactivación seguida
de una inserción de una señal de prueba, como se muestra en la figura 16.6.

11. Figura 16.6, Evite problemas de sincronización mediante la desactivación del oscilador.
Evite la lógica asíncrona y la lógica redundante
La mejora de la capacidad de prueba requiere compromisos serios. La velocidad de un
circuito lógico asíncrono puede ser más rápida que la de la contraparte del circuito lógico
síncrono. Sin embargo, el diseño y la prueba de un circuito lógico asíncrono son más difíciles
que para un circuito lógico síncrono, y sus tiempos de transición de estado son difíciles de
predecir. Además, la operación de un circuito lógico asíncrono es sensible a los patrones de
prueba de entrada, lo que a menudo causa problemas de carrera y peligros de tener valores de
señalmomentáneos opuestos a los valores esperados.A veces,la redundancia lógica incorporada
se usa para enmascarar una condición de riesgo estático para la confiabilidad. Sin embargo, el
nodo redundante no puede observarse ya que el valor de salida principal no puede depender del
valor del nodo redundante.Por lo tanto,ciertas fallas en el nodo redundante no pueden probarse
ni detectarse.Figura 16.7
muestra que la compuerta NAND2 inferior es redundante y no se puede detectar la falla atascada
en 1 en su línea de salida. Si una falla es indetectable,la línea o puerta asociada puede eliminarse
sin cambiar la función lógica.'
F = AB + BC+ Äc
-AB+ÄC
(a) (b)

12. Diseño
Figura 16.7. (a) Un ejemplo de puertalógica redundante. (b) Puerta equivalente sin redundancia.

14. 646
Aunque no es esencial probar los nodos redundantes cuando están diseñados como piezas

15. 647
Diseñado para
de respaldo , ya sea para mejorar la confiabilidad del circuito o para aumentar el rendimiento de la fabricación,
el uso de circuitos redundantes puede hacerque la generación de pruebas sea mucho más compleja y difícil. De
hecho, los generadores de pruebas, especialmente los generadores de pruebas aleatorias o deterministas, no
podrían reconocerdicha intención de diseño.Cierta redundancia en los circuitos puede no ser intencional debido
a la falta de eficiencia del diseño.
Evite la lógica dependiente del retraso
Las cadenas de inversores se pueden usar para diseñar en tiempos de retardo y usar la operación
Y de sus salidas junto con las entradas para generar pulsos, como se muestra en la Fig.
16.8.
La mayoría de los programas de generación automática de patrones de prueba (ATPG)
no incluyen retrasos lógicos para minimizar la complejidad del programa. Como resultado,
dicha lógica dependiente del retardo se considera una lógica combinacional redundante,y
la salida de la puerta reconvergente siempre se establece en 0 lógico, lo que no es correcto.
Por lo tanto, el uso de la lógica dependiente del retardo debe evitarse en el diseño para la
capacidad de prueba.
Figura 16.8. Un circuito de generación de pulsos que utiliza una cadena de retardo de tres
inversores.
16.5. Técnicas basadas en escaneo
Como se discutió anteriormente, la controlabilidad y la observabilidad se pueden mejorar
al proporcionar nodos lógicos más accesibles con el uso de multiplexores y líneas de entrada
primarias adicionales. Sin embargo, el uso de pines de E/S adicionales puede ser costoso no solo
para la fabricación de chips sino también para el empaquetado. Una alternativa popular es usar
registros de escaneo con capacidades de carga paralela y de desplazamiento. La técnica de diseño
de escaneo es un enfoque estructurado para diseñar circuitos secuenciales para la capacidad de
prueba. Las celdas de almacenamiento en los registros se utilizan como puntos de observación,
puntos de control o ambos. Al usar las técnicas de diseño de escaneo, la prueba de un circuito
secuencial se reduce al problema de probar un circuito combinacional.
En general, un circuito secuencial consta de un circuito combinacional y algunos
elementos de almacenamiento. En el diseño basado en escaneo,los elementos de almacenamiento
se conectan para formar un registro de desplazamiento en serie largo, la llamada ruta de escaneo,
mediante el uso de multiplexores y una señal de control de modo (prueba/normal), como se
muestra en la figura 16.9.
En el modo de prueba, la señalde entrada de exploración se registra en la ruta de
exploración y la salida del último latch de etapa se explora. En el modo normal, la ruta de escaneo
está deshabilitada y el circuito funciona como un circuito secuencial. La secuencia de prueba es
la siguiente:
Paso 1: configure el modo para probar y deje que los pestillos acepten datos de la entrada de escaneo.

16. 648
Paso 2: Verifique la ruta de escaneo introduciendo y retirando los datos de prueba.
Paso 3: escanear(desplazar) el vector de estado deseado en el registro de desplazamiento.
Paso 4: aplique el patrón de prueba a los pines de entrada primarios. Capacidad de prueba Paso 5:
Establezca el modo en normal y observe las salidas primarias del circuito después de un tiempo
suficiente para la propagación.
Paso 6: Afirme el reloj del circuito durante un ciclo de máquina para capturar las salidas de la lógica
combinacional en los registros.
paso 7: Vuelva al modo de prueba; escanearel contenido de los registros y, al mismo tiempo
, escanearel siguiente patrón,
Paso 8: Repita los pasos 3 a 7 hasta que se apliquen todos los patrones de prueba.
Las celdas de almacenamiento en el diseño de escaneo se pueden implementar utilizando flip -
flops D activados porborde,flip-flops maestro-esclavo o pestillos sensibles alnivel controlados
por señales de reloj complementarias para garantizar un funcionamiento sin carreras. En el
Figure 16.9.

17. 649
Diseñado para
Capítulo 8 se proporciona una discusión detallada de tales latches y flip-flops. La figura 16.10
muestra un diseño basado en exploración de un flip-flop D activado porborde.En circuitos grandes
de alta velocidad, es difícil optimizar una sola señal de reloj para sesgos, etc., tanto para el
funcionamiento normal como para el funcionamiento por turnos.Para superaresta dificultad,
Se utilizan dos relojes separados, uno para funcionamiento normal y otro para
funcionamiento por turnos. Dado que la operación de cambio no tiene que
realizarse a la velocidad objetivo, su reloj es mucho menos
CAPÍTULO 16 restringido.
Un enfoque importante entre los diseños basados en escaneo es el diseño de
escaneo sensible al nivel (LSSD), que incorpora tanto el enfoque de sensibilidad de nivel
como el de ruta de escaneo mediante registros de desplazamiento. El nivel de sensibilidad es
para garantizar que la respuesta delcircuito secuencial sea independiente de las características
transitorias del circuito, como los retrasos de los componentes y los cables. Por lo tanto,LSSD
elimina peligros y carreras. Su ATPG también se simplifica ya que las pruebas deben generarse
solo para la parte combinacional del circuito.
Escanear
da
Figura 16.10. Diseño basado en escaneo de un flip-flop D activado por borde.
El método de prueba de exploración de límites también se utiliza para probarplacas
de circuito impreso (PCB) y módulos multichip (MCM) que llevan varios chips. Los
registros de desplazamiento se colocan en cada chip cerca de los pines de E/S para formar
una cadena alrededor de la placa para realizar pruebas.Con la implementación exitosa del
método de escaneo de límites, se puede usar un probadormás simple para probar PCB.
Data

18. 650
En el lado negativo, el diseño de escaneo utiliza pestillos, flip-flops, pines de E/S y
cables de interconexión más complejos y, por lo tanto, requiere más área de chip. El
tiempo de prueba por patrón de prueba también aumenta debido al cambio de tiempo en
registros largos.
16.6. Técnicas de autocomprobación
integradas (BIST)
En el diseño de autocomprobación integrada (BIST), partes del circuito se utilizan para
probar el propio circuito. El BIST en línea se usa para realizar la prueba en condiciones
normales, mientras que el BIST fuera de línea se usa para realizar la prueba fuera de línea.
Los módulos de circuito esenciales requeridos para BIST incluyen:
• Generador de patrones pseudoaleatorios (PRPG)
• Analizador de respuesta de salida (ORA)
Las funciones de estos dos módulos se ilustran en la figura 16.11. La implementación de PRPG
y ORA se puede realizar con registros de desplazamiento de retroalimentación lineal (LFSR).

19. 651
por
Generador de patrones pseudoaleatorios
Para probar el circuito, los patrones de prueba primero deben generarse utilizando un
generadorde patrones pseudoaleatorios,un generadorde prueba ponderado,un generador
de prueba adaptativo u otros medios. Un circuito generador de prueba pseudoaleatorio
puede usar un LFSR, como se muestra en la figura 16.12.
Diseño
Testabilidad
Figura 16.11. Un procedimiento para BIST.
Figura 16.12. Un generador de secuencias pseudoaleatorias que utiliza LFSR.
Registro de desplazamiento de retroalimentación lineal como ORA
Para reducir la penalización del área del chip, se utilizan esquemas de compresión de
datos para comparar las respuestas de prueba compactadas en lugarde los datos de prueba
sin procesar completos. Uno de los esquemas populares de compresión de datos es el

20. 652
análisis de firmas, que se basa en el concepto de verificación de redundancia cíclica.
Utiliza la división polinomial, que divide la representación polinomial de los datos de
salida de prueba porun polinomio característico y luego encuentra el resto como la firma.
Luego, la firma se compara con la firma esperada para determinar si el dispositivo bajo
prueba es defectuoso.Se sabe que la compresión puede causarcierta pérdida de cobertura
de fallas. Es posible que la salida de un circuito defectuoso coincida con la salida del
circuito sin fallas; por lo tanto, la falla puede pasar desapercibida en el CAPÍTULO 16
análisis de firma. Tal fenómeno se llama aliasing.
En su forma más simple, el generador de firmas consta de un registro de
desplazamiento de retroalimentación lineal (LFSR) de entrada única, como se muestra en la
figura 16.13, en el que todos los latches se activan por flanco. En este caso, la firma es el
contenido de este registro después de que se haya muestreado el último bit de entrada. La
secuencia de entrada {an'} está representada por el polinomio G(x) y la secuencia de salida
por Q(x). Se puede demostrar que G(x) = Q(x) P(x) + R(x), donde P(x) es el polinomio
característico de LFSR y R(x) es el resto, cuyo grado es menor que la de P(x). Para el caso
simple de la figura 16.13, el polinomio característico es
P(x) = 1 + x 2 + x 4 + .é
Para la secuencia de entrada de 8 bits {1 1 1 1 0-1 0 1 el polinomio de entrada
correspondiente es
y el resto del término se convierte en R(x) = x 4 + x 2 , que corresponde al contenido del registro de
{0 0 1 0 1 }.
X
CK
Figura 16.13. División de polinomios usando LFSR paraanálisis de firmas.
Analizador de respuesta de salida
El almacenamiento en el chip de un diccionario de fallas que contiene todas las entradas
de prueba con las salidas correspondientes es prohibitivamente costoso en términos del

21. 653
por
área del chip. Un método alternativo simple es comparar las salidas de dos circuitos
idénticos para la misma entrada, con uno de ellos considerado como referencia. Sin
embargo, si ambos circuitos tienen las mismas fallas, sus salidas aún pueden coincidir.
Dichos fallos no pueden detectarse con esta técnica, aunque la probabilidad de que dos
circuitos idénticos tengan exactamente los mismos fallos sería muy baja.
Además de los circuitos anteriores para la autocomprobación integrada, se pueden
utilizar técnicas de diseño de autocomprobación para detectar fallos de forma autónoma
durante el funcionamiento en línea. Por lo general, se inserta un circuito verificador de
manera que el verificador genera y envía una señal cuando ocurren fallas en línea. La
distribución de verificadores a lo largo de un circuito o sistema digital muy grande puede
proporcionar una detección rápida de la ubicación de la falla al rastrear el verificador que
envió la señal de falla. El uso de circuitos de autocomprobación simplifica el desarrollo
de software
programas de diagnóstico. Sin embargo, se requiere algún hardware adicional y el
verificador en sí debe tener la capacidad de autoverificación. Cuando se requiere la
capacidad deautocomprobación del propio comprobador,un comprobador deuna sola
salidano es suficiente,ya que esa salida puede tener una falla atascada,lo que impide
la detección de fallas reales en el circuito bajo prueba. En su lugar, se puede usar un
verificador con un par de salidaspara superar esteproblema.
Diseño
Testabilidad
Observador de bloque lógico incorporado
El registro de observador de bloque lógico integrado (BLBO) es una forma de ORA que
se puede utilizar en cada grupo deregistros particionados.En la figura 16.14 semuestra
un circuito BILBO básico,quepermite cuatro modos diferentes controlados por señales
de Co y Cl.
CO
cl
Estruendo

22. 654
Modo COM
o cambio lineal 1 análisis de
firma 11 datos (complementado) latch
o1reset
Figura 16.14. Ejemplo de observador lógico incorporadode 3 bits (BILBO).
La operación BILBO permite monitorear la operación del circuito a través de ORing
exclusivo en LFSR en múltiples puntos, lo que corresponde al analizador de firma con
múltiples entradas.
16.7 Prueba IDDQ de monitoreo de corriente
Una técnica de uso frecuente para probar defectos de fabricación es la prueba IDDQ.
Bajo una falla depuente, las corrientes estáticasextraídas dela fuente de alimentación
en los circuitos CMOS pueden ser notablemente altas, mucho más allá del rango
esperado de corrientes de fuga. Por ejemplo, si el nodo de drenaje

23. 655
652 del transistor pMOS en un inversor CMOS está en cortocircuito con el riel de la fuente
de alimentación debido a una falla en el puente, su corriente IDDQ puede ser muy alta
incluso cuando la entrada es alta. También puede
CAPÍTULO 16 detectar otros defectos de fabricación que no se detectan fácilmente con otros métodos de
prueba, incluidos:
•Puerta oxido corta
•Perforación de canales
• fuga de diodo pn
•Defecto de la puerta de transmisión
La prueba I DDQ consiste en aplicar el vector de prueba y luego monitorear la
corriente extraída del riel de la fuente de alimentación en estado estable de CC. Aunque
esta prueba requiere más tiempo de prueba, la capacidad de detección de fallas mejora
considerablemente con la sobrecarga de un circuito pequeño requerido para monitorear el
IDDQ en varias partes del DUT.
Mientras que las pruebas de pegado requieren tanto la sensibilización de fallas como
la propagación del efecto de fallas, la prueba IDDQ solo requiere la sensibilización de
fallas. Sin embargo, su desempeño en la prueba de drenaje abierto y puerta abierta es
menos efectivo. La cobertura de fallas IDDQ es relativamente fácil de obtener y
potencialmente puede ofrecer una capacidad de cobertura de chip completo para diseños
grandes.
Las pautas de diseño para la capacidad de prueba de IDDQ son las siguientes:
•Estados de baja corriente estática, por ejemplo, se prefiere CMOS completo
• Sin pull-ups o pull-downs activos
•Sin conflictos de unidades internas, por ejemplo, los conductores comparten un
bus
•No hay nodos flotantes en el circuito.
•No hay voltajes degradados,por ejemplo, debe tener V OH —V — DD y V
Referencias

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1978.
Problemas de ejercicio
16.1 Dé un ejemplo de circuito lógico en el que la falla atascada en I y la falla atascada en O
sean indistinguibles.
16.2 Muestre que el resto de LFSR en la figura 16.13 es de hecho R(x) = x 4 + x 2 .

25. 657
16.3 Explique las ventajas o desventajas de la estructura del bus en relación con la capacidad de
prueba. ¿Cómo impactaría la estructura del bus en la parte superior del área del chip?
65416.4 Determine si la prueba de corriente de fuga para chips debe realizarse antes o
después de la prueba funcional. ¿Qué puede decir acerca de la frecuencia de prueba de los chips CAPÍTULO
16 que contienen circuitos dinámicos diseñados para operar a muy alta frecuencia? ¿Puede fallar?
la prueba funcional a una frecuencia mucho menor? Si es así, explique por qué.
16.5 Muestre algunos ejemplos de circuitos lógicos cuya cobertura de falla lógica dependa
de la secuencia del vectorde prueba.
16.6 Encuentre el conjunto de todos los vectores de prueba que detecta la falla
atascada en O en la línea B en la figura 16.2. Repita para la falla atascada en I en
la línea C.
16.7 Demuestre que si hay fallas atascadas indetectables en un circuito combinacional,
entonces el circuito se puede reducir de acuerdo con las siguientes reglas (la regla
establecida para las compuertas OR se da a continuación; demuéstrelo y encuentre
las reglas para AND, NOR, NAND, y puertas XOR).
Fallo indetectable Regla de reducción para puertas OR
Entrada Xi sa-0
Entrada Xi sa- 1
Salida sa-0 Salida
sa- 1
Eliminar entrada Xi
Retire la puerta OR, conecte la salida a 1
Retire la puerta OR, conecte la salida a 0
Retire la puerta OR, conecte la salida a 1
16.8 Aplique las reglas del problema 16.7 al circuito que se muestra en la figura 16.7.