Empezar a usar la programación en VHDL en isplever

1. UNIVERSIDAD TECNOLÓGICA DE PUEBLA
Organismo Público Descentralizado del Gobierno del Estado de Puebla
Práctica #1
- EQUIPO –
Luis Manuel Rodríguez Bautista.
Iván Meléndez Elizalde.
Luis Alberto Vázquez Vicente.
Andy Castillo Mendieta.
- CARRERA –
Ingeniería Mecatrónica
- MATERIA –
Dispositivos Digitales Programables
- CUATRIMESTRE –
10°F
PROFESOR
Ramírez Barrientos Marco Antonio
- FECHA -
28 de octubre de 2016

2. 1
Contenido
OBJETIVO............................................................................................................... 2
MARCO TEÓRICO.................................................................................................. 2
MATERIALES:......................................................................................................... 2
DESARROLLO DE LA PRÁCTICA ......................................................................... 3
PRACTICA 1.1: GAL EN VHDL........................................................................... 3
PRACTICA 1.2: FUNCIÓN BOOLEANA.............................................................. 8
CONCLUSIÓN ...................................................................................................... 10
REFERENCIAS..................................................................................................... 11

3. 2
OBJETIVO.
Realizar y crear un sistema de programación VHDL, con el circuito GAL, que
desarrolle diferentes tareas específicas dependiendo las condiciones dada en cada
práctica.
MARCO TEÓRICO.
GAL (Generic Array Logic), en español Arreglo Lógico Genérico, son un tipo de
circuito integrado, de marca registrada por Lattice Semiconductor, que ha sido
diseñados con el propósito de sustituir a la mayoría de las PAL, manteniendo la
compatibilidad de sus terminales.
Utiliza una matriz de memoria EEPROM en lugar por lo que se puede programar
varias veces. Un GAL en su forma básica es un PLD con una matriz AND
reprogramable, una matriz OR fija y una lógica de salida programable mediante una
macrocelda. Esta estructura permite implementar cualquier función lógica como
suma de productos con un número de términos definido.
En los PLDs no reprogramables la síntesis de las ecuaciones lógicas se realiza
mediante quema de fusibles en cada punto de intersección de los pines de entrada
con las compuertas. En el caso de un GAL es básicamente la misma idea, pero en
vez de estar formada por una red de conductores ordenados en filas y columnas en
las que en cada punto de intersección hay un fusible, el fusible se reemplaza por
una celda CMOS eléctricamente borrable (EECMOS). Mediante la programación se
activa o desactiva cada celda EECMOS y se puede aplicar cualquier combinación
de variables de entrada, o sus complementos, a una compuerta AND para generar
cualquier operación producto que se desee. Una celda activada conecta su
correspondiente intersección de fila y columna, y una celda desactivada desconecta
la intersección. Las celdas se pueden borrar y reprogramar eléctricamente.
MATERIALES:
• GAL16V8D.
• Resistencias.
• Fuente de 5v.
• Leds.
• DipSwitch.

4. 3
DESARROLLO DE LA PRÁCTICA
PRACTICA 1.1: GAL EN VHDL.
Generar un nuevo proyecto en ispLEVER classi y colocar un nombre al proyecto.
En la siguiente ventana elegir la opción “Show obsolete devices” y GAL16V8D y
finalizar.

5. 4
Elegimos la opción “ new” y luego en ” New Sourse” seleccionamos “VHDL Module”
Se declaran las entradas y salidas.
Se abrirá la ventana Text Editor como se muestra en la siguiente figura

6. 5
Como ejemplo de aplicación dentro de arquitectura escribir sal<= en y dar en
GUARDAR, para guardar los cambios;
Regresar a la ventana principal y del lado izquierdo legir el nombre del archivo
VHDL y del lado derecho dar click en synplify Synthesize VHDL File
Para crear el archivo JED de programación y el reporte de entradas y salidas del
chip se le da a “create fuse map” en donde se puede observar la asignación de los
pines de entrada y salida.

7. 6
Para realizar la simulación del circuito en el lado izquierdo en GAL16V8D elegir la
New Source y Waveform Stimulus
}
En entrada dibujar la señal de excitación utilizando el ratón
Guardar y en la ventana principal en el archivo generado WDL dar doble click en
Functional Simulation

8. 7
Finalmente se verán las señales generadas
En proteus realizar el siguiente circuito y en el chip AM16v8 dar click y buscar el
archivo .jed. Correr proteus y verificar la simulación.

9. 8
PRACTICA 1.2: FUNCIÓN BOOLEANA.
Se desarrollará el álgebra booleana de la función (AB+AC+Anegada) como se
indica a continuación la tabla de verdad.
A B C X
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
Se realizará el código para el funcionamiento del circuito combinacional para que
cumplan con los parámetros ya calculados.

10. 9
Después, se hará la simulación con el diagrama de tiempos para observar el
comportamiento de la programación.
Simulación en PROTEUS, con las conexiones correctas.

11. 10
CONCLUSIÓN
En esta grafica se aprendió el proceso para el uso de este programa, el cual para
muchos era nuevo y no teníamos mucho conocimiento de esta plataforma, como
cualquier programa lo principal es el controlar salidas y con esta práctica sencilla
logramos entenderlo sin ningún problema.
En este circuito pusimos en práctica los enclavamientos, estos son bastante útiles
cuando se tiene que controlar procesos en base a condiciones, nos da la posibilidad
de evaluar la posición según a nosotros con convenga.

12. 11
REFERENCIAS
José Ma. Angulo, 2006, Controladores Digitales de Señales, España,
PARANINFO.
David G Máxinez, 2005, VHDL El Arte del Programador, México, CEDSA.
Stephen Brown, 2006, Lógica digital con diseño, México, Mc Graw Hill