Cap iv.-lógica-programable-ing.-alcides-araujo-pacheco

Introducción
VHDL
Circuitos Combinacionales en VHDL
Circuitos Secuenciales en VHDL
Máquinas de Estados en VHDL
Triestados en VHDL
Diseño Jerárquico en VHDL
Verificación con Testbenches en VHDL
Referencias
CAPÍTULO IV: LÓGICA PROGRAMABLE
Ing. Alcides Araujo Pacheco
ELECTR ÓNICA DIGITAL Y L ÓGICA PROGRAMABLE
Universidad de Cuenca
11 de julio de 2016
Ing. Alcides Araujo Pacheco CAPÍTULO IV: L ÓGICA PROGRAMABLE

Introducción
VHDL
Triestados en VHDL
Referencias
Entrada de diseño
S´ıntesis
1 Introducción
2 VHDL
3 Circuitos Combinacionales en VHDL
4 Circuitos Secuenciales en VHDL
5 Máquinas de Estados en VHDL
6 Triestados en VHDL
7 Diseño Jerárquico en VHDL
8 Verificación con Testbenches en VHDL
9 Referencias

Introducción
VHDL
Triestados en VHDL
Referencias
Entrada de diseño
S´ıntesis
Introducción
Hasta ahora hemos visto un enfoque para sintetizar circuitos lógicos. Con
esta estrategia podr´ıamos realizar circuito pequeños. Sin embargo, los
circuitos lógicos complejos como los utilizados en una compu-
tadora no pueden ser realizados de manera manual. Estos se
realizan con herramientas CAD sofisticadas que de manera automática
realizan técnicas de s´ıntesis.
Para diseñar un circuito lógico, se
requieren varias de herramientas
CAD. Por lo general, estas se em-
paquetan en un solo sistema CAD,
que t´ıpicamente incluye herramien-
tas para las siguientes tareas: en-
trada de diseño, s´ıntesis y optimi-
zación, simulación y diseño f´ısico.

Introducción
VHDL
Triestados en VHDL
Referencias
Entrada de diseño
S´ıntesis
Entrada de diseño
El punto de partida en el proceso
de diseño de un circuito lógico es
la concepción de lo que el circui-
to se supone que debe hacer y la
formulación de su estructura.
Este paso se realiza manualmente por el diseñador, ya que requiere ex-
periencia en el diseño y la intuición.
El resto del proceso de diseño se hace con la ayuda de herramientas
CAD. La primera etapa de este proceso implica que entra en
el sistema CAD una descripción del circuito que está siendo
diseñado. Esta etapa se llama la entrada de diseño. Vamos a des-
cribir dos métodos de entrada de diseño: el uso de captura esquemática
y la escritura de un código en un lenguaje de descripción de hardware.

Introducción
VHDL
Triestados en VHDL
Referencias
Entrada de diseño
S´ıntesis
Entrada de diseño: captura esquemática
Un circuito lógico se puede definir mediante la elaboración de compuer-
tas lógicas, y la interconexión con cables. En una herramienta CAD, la
entrada de un circuito diseñado de esta manera se denomina captura
esquemática.
La palabra esquemática se refiere a un diagrama de un circuito en el
que los elementos de circuito, tales como puertas lógicas, son representa-
dos como s´ımbolos gráficos y las conexiones entre elementos de circuito
se dibujan como l´ıneas.

Introducción
VHDL
Triestados en VHDL
Referencias
Entrada de diseño
S´ıntesis
Una herramienta de captura esquemática utiliza la capacidad gráfica de
un ordenador y su mouse para permitir al usuario dibujar un diagrama
esquemático. Para facilitar la inclusión de las compuertas en el esquema,
la herramienta proporciona un conjunto de s´ımbolos gráficos que repre-
sentan compuertas de diversos tipos con diferente número de entradas.
Esta colección de s´ımbolos se denomina biblioteca. Las puertas de la
biblioteca se pueden importar en esquema del usuario, y la herramienta
proporciona una manera gráfica de la interconexión de las puertas para
crear una red lógica.

Introducción
VHDL
Triestados en VHDL
Referencias
Entrada de diseño
S´ıntesis
Cualquier subcircuito que se ha creado previamente se pueden represen-
tar como s´ımbolos gráficos para incluirlos en el esquema. En la práctica
es común para un usuario del sistema CAD crear un circuito
que incluye en su interior otros circuitos más pequeños. Esta
metodolog´ıa es conocida como el diseño jerárquico y proporciona una
buena manera de hacer frente a las complejidades de la gran circuitos.
La instalación esquemática es fácil de usar, pero se vuelve incómoda
cuando se trata de grandes circuitos. Un mejor método para tratar con
circuitos grandes es escribir el código fuente usando un lenguaje de des-
cripción de hardware para representar el circuito.

Introducción
VHDL
Triestados en VHDL
Referencias
Entrada de diseño
S´ıntesis
Entrada de diseño: Lenguajes de descripción de hardware
Un lenguaje de descripción de hardware (HDL) es similar a un lenguaje
de programación común, excepto que un HDL se utiliza para describir
hardware en lugar de un programa ejecutado en un ordenador.

Introducción
VHDL
Triestados en VHDL
Referencias
Entrada de diseño
S´ıntesis
Muchos HDLs comerciales están disponibles. Algunos son de propiedad,
lo que significa que son proporcionados por una empresa en particular
y se pueden utilizar para implementar circuitos sólo en la tecnolog´ıa
proporcionada por esa empresa.
Nos centraremos en un lenguaje que sea compatible con prácticamente
todos los proveedores que proporcionan la tecnolog´ıa de hardware digital
y está oficialmente aprobada como Instituto de Ingenieros Eléctricos y
Electrónicos (IEEE) estándar.

Introducción
VHDL
Triestados en VHDL
Referencias
Entrada de diseño
S´ıntesis
Existen dos estándares IEEE para HDL: VHDL (Very High Speed IC
HDL) y Verilog HDL. Ambos lenguajes son de uso generalizado en la
industria. Utilizaremos VHDL.
Aunque los dos lenguajes difieren en muchos aspectos, la elección de la
utilización de uno u otro en el estudio de los circuitos lógicos no es parti-
cularmente importante, porque ambos ofrecen caracter´ısticas similares.

Introducción
VHDL
Triestados en VHDL
Referencias
Entrada de diseño
S´ıntesis
S´ıntesis
La s´ıntesis es el proceso de generar un circuito lógico a partir de una
especificación inicial que puede ser dado en forma de un diagrama es-
quemático o código escrito en un lenguaje de descripción de hardware.
Las herramientas CAD de s´ıntesis generan implementaciones eficientes
de los circuitos a partir de las especificaciones.

Introducción
VHDL
Triestados en VHDL
Referencias
Entrada de diseño
S´ıntesis
S´ıntesis
El proceso de la traducción, o compilación, del código VHDL en una red
de compuertas lógicas es parte de la s´ıntesis. La salida es un conjunto de
expresiones lógicas que describen las funciones lógicas necesarias para
realizar el circuito.
Independientemente de qué tipo de entrada de diseño se utiliza, las ex-
presiones lógicas iniciales producidos por las herramientas de s´ıntesis, es
probable que sean de una forma óptima, ya que reflejan la entrada del
diseñador para las herramientas CAD.
Es imposible que un diseñador genere manualmente resulta-
dos óptimos para circuitos grandes. Por lo tanto, una de las tareas
importantes de las herramientas de s´ıntesis es manipular el diseño del
usuario para generar automáticamente un equivalente, pero de mejor
diseño.

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VHDL
Triestados en VHDL
Referencias
Entrada de diseño
S´ıntesis
Simulación funcional
Un circuito representado en forma de expresiones lógicas puede ser si-
mulado para verificar que funcionará como se esperaba. La herramienta
que realiza esta tarea es un simulador funcional.
Utiliza las expresiones lógicas (a menudo referidas como ecuaciones) ge-
neradas durante la s´ıntesis, y asume que estas expresiones se implemen-
tarán con compuertas lógicas perfectas a través de las cuales las señales
se propagan instantáneamente.

Introducción
VHDL
Triestados en VHDL
Referencias
Entrada de diseño
S´ıntesis
Simulación funcional
El simulador requiere que el usuario especifique los valores de las entra-
das del circuito que se deben aplicar durante la simulación. Para cada
valoración, el simulador evalúa los resultados producidos por las expre-
siones. Los resultados de la simulación se proporcionan generalmente en
forma de un diagrama de tiempo que el usuario puede examinar para
comprobar que el circuito funciona como es requerido.

Introducción
VHDL
Triestados en VHDL
Referencias
Entrada de diseño
S´ıntesis
Diseño f´ısico
Después de la s´ıntesis lógica el siguiente paso en el flujo de diseño es
determinar exactamente cómo implementar el circuito en un
chip dado. Este paso es a menudo llamado diseño f´ısico. Existen varias
tecnolog´ıas diferentes que se pueden utilizar para implementar circuitos
lógicos.
Las herramientas de diseño f´ısico correlacionan un circuito especificado
en forma de expresiones lógicas en una realización que hace uso de los
recursos disponibles en el chip de destino.
Las herramientas determinan la colocación de elementos lógicos espec´ıfi-
cos, que no son necesariamente compuertas simples del tipo que hemos
encontrado hasta ahora. También determinan las conexiones de los ca-
bles que han de ser realizadas entre estos elementos para implementar
el circuito deseado.

Introducción
VHDL
Triestados en VHDL
Referencias
Entrada de diseño
S´ıntesis
Simulación temporal
Las puertas lógicas y otros elementos lógicos se implementan con cir-
cuitos electrónicos. Un circuito electrónico no puede realizar su función
de manera instantánea. Cuando los valores de las entradas al circuito
cambian, se necesita de una cierta cantidad de tiempo antes de que una
cambio correspondiente se produzca en la salida. Esto se conoce como
un retardo de propagación del circuito.
El retardo de propagación consta de dos tipos de retrasos. Cada elemen-
to lógico necesita un poco de tiempo para generar una señal de salida
válida siempre que haya cambios en los valores de sus entradas. Además
de este retraso, existe una demora causada por señales que debe propa-
garse a través de los cables que conectan los elementos lógicos. El efecto
combinado es que los circuitos exhiben retrasos reales, lo que tiene un
impacto significativo en su velocidad de operación.

Introducción
VHDL
Triestados en VHDL
Referencias
Entrada de diseño
S´ıntesis
Simulación temporal
Un simulador de tiempos evalúa los retrasos esperados de un circuito
lógico diseñado.
Los resultados se puede utilizar para determinar si el circuito generado
cumple con los requisitos de temporización de la especificación para el
diseño. Si no se cumplen los requisitos, el diseñador puede pedir al he-
rramientas de diseño f´ısico volver a intentarlo, indicando limitaciones de
tiempo espec´ıficos. Si esto no tiene éxito, entonces el diseñador tiene que
probar diferentes optimizaciones en la etapa de s´ıntesis, o bien a mejorar
el diseño inicial que se presenta a las herramientas de s´ıntesis.

Introducción
VHDL
Triestados en VHDL
Referencias
Entrada de diseño
S´ıntesis
Configuración del chip
Luego de comprobar que el circuito diseñado cumple con todos los re-
quisitos de la especificación, el circuito es implementado en un chip real.
Este paso se llama configuración de chip o de programación.
Las herramientas de CAD discutidos en esta sección son las partes esen-
ciales de un sistema CAD. El flujo completo de diseño que hemos dis-
cutido se ilustra en la Figura. Esto ha sido sólo una breve discusión
introductoria. Una presentación completa de las herramientas CAD se
da en el cap´ıtulo 12 del libro de Brown.

Introducción
VHDL
Triestados en VHDL
Referencias
Introducción a VHDL
Un sistema CAD t´ıpico
Representación de señales digitales en VHDL
¿Para qué sirve el VHDL?
Or´ıgenes e Historia de VHDL
Principios Básicos de VHDL
Tipos de Datos en VHDL
Operadores definidos en VHDL
Procesos en VHDL
Instrucciones en Procesos
Asignación de valores a señales
Las Variables en VHDL
VHDL inicialmente cumpl´ıa dos propósitos principales.
En primer lugar, se utilizó como un lenguaje de documentación para des-
cribir la estructura de los circuitos digitales complejos. Como estándar
IEEE oficial, VHDL proporciona una forma común de documentar los
circuitos diseñados por numerosos diseñadores.
En segundo lugar, VHDL proporciona funciones para modelar el com-
portamiento de un circuito digital, lo que permitió su uso como entrada
para los programas de software que luego se utilizan para simular el
funcionamiento del circuito.
En los últimos años, además de su uso para la documentación y la simulación,
VHDL se ha vuelto popular para su uso en la entrada de diseño en sistemas
CAD. Las herramientas de CAD se utilizan para sintetizar el código VHDL
en una implementación de hardware del circuito descrito.

Introducci´on
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Cuando se utilizan herramientas CAD para sintetizar un circuito lógico,
el diseñador puede proporcionar la descripción inicial del circuito de
maneras diferentes. Una forma eficiente es escribir esta descripción en
forma de código VHDL.
El compilador VHDL traduce este código en un circuito lógico. Cada
señal lógica en el circuito está representado en código VHDL como un
objeto de datos. Al igual que las variables declaradas en cualquier len-
guaje de programación de alto nivel se han asociado datos de tipos, tales
como números enteros o caracteres.
La norma VHDL original, IEEE 1076, incluye un tipo de datos llamado
BIT. Un objeto de este tipo es muy adecuado para la representación de
señales digitales ya que los objetos de bits puede tener sólo dos valores,
0 y 1

Introducci´on
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
El VHDL permite modelar Sistemas Digitales.
A partir de estos modelos se puede:
Con VHDL modelamos el Hardware.
VHDL permite tambi´en programar Algoritmos (Software).

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
VHDL surge a principios de los ’80 de un proyecto del DARPA (Departamen-
to de Defensa de los EEUU) llamado VHSIC (Very High Speed Integrated
Circuits).
VHDL aparece como una manera de describir circuitos integrados.
La crisis del ciclo de vida del HW: cada d´ıa los circuitos integrados eran
más complicados, y el coste de reponerlos cada vez era mayor, porque
no estaban correctamente documentados. VHDL nació como una manera
estándar de documentar los circuitos.
Al mismo tiempo, se vio que la expresividad de VHDL permitir´ıa reducir
el tiempo de diseño de los circuitos, porque se podr´ıan crear directamente
de su descripción: utilidad de la s´ıntesis.
En 1987 el trabajo fue cedido al IEEE, y a partir de ese momento es un
estándar abierto. Esa norma fue aprobada en 1993 y denominada IEEE 1164.
La norma fue actualizada posteriormente en 2000 y 2002.

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Una unidad hardware se visualiza como una ’caja negra’.
La interfaz de la caja negra esta completamente definida.
El interior esta oculto.
En VHDL la caja negra se denomina entidad
La ENTITY describe la E/S del diseño
Para describir su funcionamiento se asocia una implementación que se deno-
mina arquitectura
La ARCHITECTURE describe el contenido del diseño.

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Entidad
Una entidad (entity) es el bloque ele-
mental de diseño en VHDL. Las enti-
dades son los elementos electrónicos
que forman un sistema digital.
ENTITY nombreEntidad
La declaración de una entidad en VHDL se hace con la palabra reservada
ENTITY seguido del nombre de la entidad.

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Arquitectura
Una arquitectura (arquitecture) es el
circuito lógico dentro de la entidad
diseñada en VHDL. Los contenidos
de la entidad (el circuito) se mode-
lan dentro de la arquitectura.
ARQUITECTURE nombreArquitectura
La declaración de una arquitectura en VHDL se hace con la palabra reservada
ARQUITECTURE seguido del nombre de la arquitectura.

Introducci´on
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Arquitectura

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Puertos
Las señales de entrada y de salida para la entidad se llaman puertos, se
identifican por la palabra reservada en VHDL PORT. Ports = canales de
comunicación
Este nombre se deriva de la jerga eléctrica en la que la palabra se refiere a
un puerto de entrada o conexión de salida de un circuito electrónico.
Cada puerto tiene un modo asociado que especifica si se trata de una entrada
(input IN) a la entidad o una salida (output OUT) de la entidad. Cada
puerto representa una señal, por lo que tiene un tipo asociado.

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Puertos
Los modos de un puerto indican la dirección y si el puerto puede leerse o
escribirse dentro de la entidad.
IN
Una señal que entra en la entidad y no sale. La señal puede
ser le´ıda pero no escrita.
OUT
Una señal que sale fuera de la entidad y no es usada
internamente. La señal no puede ser le´ıda dentro de la
entidad.
INOUT
Una señal que es bidireccional, entrada/salida de la entidad.

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
El TIPO es la definición de los valores posibles que puede tomar un objeto.
Los tipos predefinidos en VHDL son:
Escalares
integer
floating point
enumerated
physical
Compuestos
array
record
Ficheros
access
Archivos
file

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Algunos tipos de Datos Básicos
VHDL es fuertemente tipado. Un lenguaje de programación es fuerte-
mente tipado si no se permiten violaciones de los tipos de datos.
INTEGER: tipo entero
Usado como valor ´ındice en lazos, constantes o valores genéricos
BOOLEAN: tipo lógico
Puede tomar como valores ’TRUE’ o ’FALSE’
ENUMERATED: Enumeración
Conjunto de valores definido por el usuario. Por ejemplo: TYPE estados
IS (inicio, lento, rapido)

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Tipos: STD LOGIC y STD LOGIC VECTOR
Definidos en el paquete IEEE.standard logic 1164.
Son un estándar industrial.
Se usan SIEMPRE para definir los puertos de las entidades.
Tipo Std logic: valor presente en un cable de 1 bit.
Tipo Std logic vector: para definir buses (array de std logic).
’0’ Salida de una puerta con nivel lógico bajo.
’1’ Salida de una puerta con nivel lógico alto.
’U’ No inicializado, valor por defecto.
’X’ Desconocido. Debido a un CORTOCIRCUITO.
’Z’ Alta Impedancia.
Existen más valores posibles, como: ’W’,’L’,’H’,’-’

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Tipos: STD LOGIC y STD LOGIC VECTOR
Se tiene la entidad ’mi componente’ en donde tenemos tres señales de entrada
y una de salida.
Codificación

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Asignación de señales en buses
Se define una señal de 8 bits para trabajar con ella:
SIGNAL tmp: STD LOGIC VECTOR(7 downto 0);
Asignación de un valor binario: tmp <= ”10100011”;
Asignación de un valor en hexadecimal: tmp <= x”A3”;
Asignación de un bit: tmp(7) <= ’1’;
Asignación de un rango de bits: tmp(7 downto 4) <= ”1010”;
Asignación de un rango de bits: tmp(7 downto 4) <= ”1010”;
Asignación compacta: tmp <= (0=>’0’, 1=>c and b, others=>’Z’);
Notación
1 bit : comilla simple (’)
multiples bits: comilla doble (”)

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Tipos: SIGNED y UNSIGNED
Las operaciones aritméticas estándares están definidas para los tipos SIG-
NED y UNSIGNED en VHDL.
Están definidos en la librer´ıa IEEE.numeric std
USE ieee.numeric std.all;
Ejemplo de uso
Se define una variable de tipo unsigned, para implementar un contador:
VARIABLE contador: unsigned(7 downto 0);
Incrementamos la variable en 1:
contador:=contador + 1;

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Conversiones de tipos
Las operaciones aritméticas estándares están definidas para los tipos SIG-
NED y UNSIGNED pero los puertos de las entidades se definen SIEMPRE
para los tipos STD LOGIC y STD LOGIC VECTOR por tanto hay que
hacer Conversiones de tipos.
Existen librer´ıas NO ESTÁNDARES que permiten hacer operaciones direc-
tamente con el tipo std logic vector.
std logic signed
std logic unsigned
std logic arith
Si se quiere hacer un código VHDL portable, conviene no usarlas.

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Se usarán estos objetos como ejemplo:
signal stdv: std logic vector(7 downto 0);
variable uns: unsigned(7 downto 0);
variable sig: signed(7 downto 0);
variable entero: Integer
Conversión de signed y unsigned a std logic vector:
stdv <= std logic vector(uns);
stdv <= std logic vector(sig);
Conversión de std logic vector a signed y unsigned:
uns := unsigned(stdv);
sig := signed(stdv);

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VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Conversión de signed y unsigned a Integer:
entero := to integer(sig);
entero := to integer(uns);
Conversión de Integer a signed y unsigned:
uns := to unsigned(entero,8);
sig := to signed(entero,8);
Conversión de std logic vector a Integer y vice-versa
stdv <= std logic vector(to unsigned(entero,8));
entero := to integer(unsigned(stdv));

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Operadores definidos en VHDL
Lógicos
and, or, nor, xor, xnor
Relacionales
=igual, /=distinto, <menor, <=menor o igual, >mayor, >=mayor o igual
Misceláneos
abs valor absoluto, ** exponenciación, not negación (unario)

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Operadores definidos en VHDL
Adición
+ suma, – resta, & concatenación de vectores
Multiplicativos
* multiplicación, / división, rem resto, mod módulo
Signo (unarios)
+, –
Desplazamiento (signed y unsigned)
shift right, shift left

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Más sobre Operadores en VHDL
No todos los operadores están definidos para todos los tipos.
El operador de concatenación se utiliza muy a menudo.
Las funciones shift right() y shift left() permiten hacer desplazamien-
tos, pero solo para los tipos unsigned y signed.

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Procesos en VHDL
Un proceso en VHDL describe el comportamiento de un circuito.
Cuyo estado puede variar cuando cambian ciertas señales
Utilizando construcciones muy expresivas: if..then..else, case, bucles
for y while, etc.
Y que además puede declarar variables, procedimientos, etc.

Introducci´on
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Descripci´on de una Compuerta AND
El siguiente proceso nos permite
emular una compuerta AND, con
2 entradas A, B y una salida S.

Introducci´on
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
El problema de la concurrencia del Hardware
El HW es inherentemente concurrente, los circuitos coexisten f´ısicamente en
el tiempo
El chip tiene dos compuertas
que funcionan simult´aneamente
Este HW no se puede modelar en un
lenguaje secuencial como C:
S = A & B;
Q = C|D;
Ambas puertas funcionan al mismo
tiempo, ¡no una antes de la otra!

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Concurrencia: Una posible solución
La solución al problema anterior es que aunque la ejecución sea secuencial,
las instrucciones no tarden ningún tiempo en ejecutarse:
De esta manera aunque una instrucción se ejecuta después de la otra, como las
dos se evalúan en el mismo instante, desde el punto de vista de la modelización
del circuito ambas puertas están funcionando simultáneamente.
Esta es la solución que adopta VHDL (y Verilog).

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Necesidad de la concurrencia
Sin embargo, esta solución ya no vale con este circuito:
¿Por qué? No hay que olvidar que se trata de modelizar circuitos reales,
no virtuales, y las señales necesitan que transcurra el tiempo para tomar un
valor:

Introducci´on
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
La soluci´on de VHDL
VHDL (y en general, todos los HDLs) solucionan este problema dando so-
porte explicito a la concurrencia.
En VHDL, una arquitectura puede tener tantos procesos como queramos, y
todos se ejecutan concurrentemente.

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Dos procesos en paralelo como solución
La solución al problema se plantea usando 2 procesos en paralelo.

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Procesos
Los procesos se disparan (su código se ejecuta) cuando cambia alguna
de las señales en su lista de sensibilidad.
Las instrucciones dentro del proceso se ejecutan secuencialmente, una
detrás de otra, pero sin dar lugar a que avance el tiempo durante su
ejecución.
El tiempo sólo avanza cuando se llega al final del proceso.
Las señales modelan hilos del circuito, y como tales, sólo pueden cambiar
de valor si se deja que avance el tiempo.
Una arquitectura puede tener tantos procesos como queramos, y todos
se van a ejecutar en paralelo.
Esta es la manera que tiene VHDL de expresar la concurrencia inherente
al hardware.

Introducci´on
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Las Estructuras de Control m´as usadas en VHDL son:
IF..THEN..ELSE
CASE
FOR
WHILE
NEXT Y EXIT

Introducci´on
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Instrucciones en procesos: IF..THEN..ELSE

Introducci´on
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Instrucciones en procesos: CASE

Introducci´on
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Instrucciones en procesos: Bucle FOR

Introducci´on
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Instrucciones en procesos: Bucle WHILE

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Bucles con Next & Exit
En VHDL se pueden crear bucles infinitos.
Todos los bucles pueden tener una condición de salida.
Con la instrucción next termina inmediatamente la iteración actual y se
pasa a la siguiente.

Introducci´on
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Procesos: Dos opciones de funcionamiento

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Clausula WAIT
Una sentencia PROCESS siempre tiene que contener en su parte descriptiva
una sentencia WAIT. En caso contrario su ejecución se interpreta como un
bucle infinito del que no se sale.
Suspender el proceso durante un tiempo:
WAIT for 10 ns;
Suspender el proceso hasta que ocurra una condición:
WAIT until rising edge(clk);
Esperar a que cambie alguna de las señales de una lista:
WAIT on a, b, clk; Equivalente a emplear lista de sensibilidad

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Las asignaciones a señales dentro de procesos sólo se ejecutan cuando se
suspende el proceso.
Las señales modelan conexiones f´ısicas, y por tanto, no sólo deben tener
en cuenta el valor, sino también el tiempo.
Para que un cable cambie de valor hace falta que el tiempo avance.
De la misma forma, para que una señal cambie de valor hace falta que
el tiempo avance.
El tiempo sólo avanza cuando se suspende el proceso.

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Cuando se modela un circuito viene bien tener un objeto cuyo valor se ac-
tualice inmediatamente.
Sin tener que esperar a que avance el tiempo, como en las señales.
La solución son las Variables.
Las variables se declaran dentro de los procesos.
Sólo se ven dentro del proceso que las ha declarado.
Toman el valor inmediatamente, son independientes del tiempo.

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Solución con Variables
El problema de la actualiza-
ción de la señal S tiene muy
fácil solución con una variable.

Introducción
VHDL
Triestados en VHDL
Referencias
Procesos en VHDL
Semántica de variables y señales

Introducción
VHDL
Triestados en VHDL
Referencias
Modelar lógica combinacional con procesos
El problema de la memoria impl´ıcita
Un problema con la memoria impl´ıcita
Reglas para evitar la memoria impl´ıcita
Asignaciones concurrentes
Asignaciones concurrentes simples
Asignaciones concurrentes condicionales
Asignaciones concurrentes con selección

Introducción
VHDL
Triestados en VHDL
Referencias
CAUSA
Las señales en VHDL tienen un estado actual y un estado futuro.
EFECTOS
En un proceso, si el valor futuro de una señal no puede ser determinado,
se mantiene el valor actual.
Se sintetiza un latch para mantener su estado actual.
VENTAJAS
Simplifica la creacion de elementos de memoria.
DESVENTAJAS
Pueden generarse latches no deseados, como por ejm cuando todas las
opciones de una sentencia condicional no están especificadas.

Introducción
VHDL
Triestados en VHDL
Referencias
Diseñar un circuito de acuerdo a esta tabla de verdad
La solución es incorrecta, por no poner el caso ”11”no significa ”don’t
care”, simplemente está guardando el valor anterior, está generando un
latch.

Introducción
VHDL
Triestados en VHDL
Referencias
Para evitar la generación de latches no deseados.
Se deber terminar la instrucción IF...THEN...ELSE... con la cláusula
ELSE
Especificar todas las alternativas en un CASE, definiendo cada alter-
nativa individualmente, o mejor terminando la sentencia CASE con la
cláusula WHEN OTHERS... Por ejemplo:

Introducción
VHDL
Triestados en VHDL
Referencias
Las asignaciones concurrentes son asignaciones de valores a señales, fuera de
proceso, que permiten modelar de una manera muy compacta lógica combi-
nacional
Funcionan como procesos (son procesos impl´ıcitos) y se ejecutan concu-
rrentemente con el resto de procesos y asignaciones.
Hay tres tipos de asignaciones concurrentes:
Asignaciones simples
Asignaciones condicionales
Asignaciones con selección

Introducción
VHDL
Triestados en VHDL
Referencias
A una señal se le asigna un valor que proviene de una expresión, que puede
ser tan compleja como queramos.
s <= ((a + b) * c) and d;
Esta expresión es completamente equivalente a este proceso:
process(a,b,c,d)
begin
s <= ((a + b) * c) and d;
end process;
Se pueden utilizar todos los operadores que queramos, tanto los predefinidos
como los que importemos de las librer´ıas.

Introducción
VHDL
Triestados en VHDL
Referencias
A la señal se le asigna valores dependiendo de si se cumplen las condi-
ciones que se van evaluando:
Por su ejecución en cascada es similar al IF..THEN..ELSE.
Pueden generarse problemas de memoria impl´ıcita si no se pone el último
else.

Introducción
VHDL
Triestados en VHDL
Referencias
Se le asigna un valor a una señal dependiendo del valor que tome una
expresión:
Por su ejecución en paralelo (balanceada) es similar a un CASE.
Se pueden dar problemas de memoria impl´ıcita si no se pone el último
when others.

Introducción
VHDL
Triestados en VHDL
Referencias
El fundamento: Modelo del flip-flop D
Flip-flop con reset as´ıncrono y clock enable
El axioma del diseño s´ıncrono
Ejemplo: Un contador de 8 bits
Ejemplo: Un registro de desplazamiento
Metodolog´ıa: Diseño circuitos secuenciales
El fundamento: Modelo del flip-flop D

Introducci´on
VHDL
Triestados en VHDL
Referencias
Flip-ﬂop con reset as´ıncrono y clock enable
Es otro circuito fundamental.
El reset debe estar en la lista de
sensibilidad porque es as´ıncrono,
tiene efecto independientemente
del reloj.
En los circuitos secuenciales, la
lista de sensibilidad debe estar
compuesta como mucho por el
reloj y el reset (si es as´ıncrono).

Introducción
VHDL
Triestados en VHDL
Referencias
El reloj es único y está en todos
los flip-flops del diseño
No se pueden usar dos relojes en
el sistema.
Todas las señales as´ıncronas se
deben muestrear (pasar por un
flip-flop D) nada más entrar al
sistema.
No se deben poner puertas en el
reloj, si se necesita deshabilitar
la carga de un flip-flop utilizar
la habilitación de reloj.

Introducci´on
VHDL
Triestados en VHDL
Referencias

Introducción
VHDL
Triestados en VHDL
Referencias
Maquinas de estados: FSM
Utilización de subtipos: .
Definición de Estados
Tres Bloques Funcionales
Lógica combinacional: Decisión
de cambio de estado.
Registros: Mantienen el estado.
Lógica combinacional de defini-
ción de salidas.

Introducción
VHDL
Triestados en VHDL
Referencias
FSM: Máquinas de Moore
FSM: Máquinas de Mealy
FSM MOORE: Una maquina de estados en la que las salidas cambian solo
cuando cambia el estado. Las posibles implementaciones son:
Asignación arbitraria del valor de los estados
Las salidas se decodifican a partir de los estados.
1 Decodificación combinacional.
2 Decodificación registrada.
Asignación espec´ıfica de los valores de estado
Las salidas pueden ser codificadas directamente en los estados.
Codificación one-hot.

Introducción
VHDL
Triestados en VHDL
Referencias
Implementación de una FSM de Moore
Salidas decodificadas a partir del valor de los estados.
1 Decodificación Combinacional
Las salidas se decodifican a partir del estado actual.
Salidas = función(estado actual).

Introducción
VHDL
Triestados en VHDL
Referencias
Salidas decodificadas a partir del valor de los estados.
1 Decodificación registrada
La decodificación de las salidas se realiza en paralelo con la
decodificación del siguiente estado.
Salidas = función(estado anterior, entradas).

Introducci´on
VHDL
Triestados en VHDL
Referencias
Salidas codiﬁcadas en los bits de los estados.
Nota: Los dos bits del estado son utilizados como salida.

Introducci´on
VHDL
Triestados en VHDL
Referencias
Ejemplo: Generador de ”wait states”
Diagrama de Estados

Introducción
VHDL
Triestados en VHDL
Referencias
Ejemplo: Declaración de la entidad
La declaración de la entidad es la misma para todas las implementacio-
nes:

Introducción
VHDL
Triestados en VHDL
Referencias
Ejemplo: Solución 1
Salidas combinacionales decodificadas a partir de los estados.

Introducción
VHDL
Triestados en VHDL
Referencias
Ejemplo: Solución 1 (continuación)

Introducci´on
VHDL
Triestados en VHDL
Referencias
Ejemplo: Solucion 2
Salidas registradas decodiﬁcadas desde el valor de los estados.

Introducci´on
VHDL
Triestados en VHDL
Referencias

Introducci´on
VHDL
Triestados en VHDL
Referencias
Ejemplo: Solucion 3
Salidas codiﬁcadas en el valor de los estados.

Introducci´on
VHDL
Triestados en VHDL
Referencias

Introducción
VHDL
Triestados en VHDL
Referencias
FSM: Codificación One-hot
Un estado por flip-flop.
En FPGAs
reduce la lógica de cálculo de estado siguiente
por tanto, menos profundidad de lógica
permitiendo máquinas muy rápidas (>100MHz)
En CPLDs
reduce el número de términos producto
eliminando, si los hubiera, expasiones de productos, y mejorando por
tanto la velocidad
pero usa muchas más macroceldas, y el beneficio nunca es tan evidente
como en FPGAs

Introducci´on
VHDL
Triestados en VHDL
Referencias
Ejemplo: Soluci´on One-hot

Introducción
VHDL
Triestados en VHDL
Referencias
Ejemplo: Solución One-hot (continuación)

Introducción
VHDL
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Referencias
FSM Moore: Resumen
Salidas decodificadas de los bits de estado
Mayor flexibilidad en el proceso de diseño.
Utilizando tipos enumerados se permite que la asignación de los estados
se realice durante la compilación.
Salidas codificadas en los bits de estado
Asignación manual del valor de los estados.
La salida se obtiene directamente de los registros.
Se reduce el número de registros.
Lógica adicional más compleja.
Codificación One-Hot
Logica de siguiente estado mas sencilla.
Mejora la velocidad.
Necesita mas registros.

Introducci´on
VHDL
Triestados en VHDL
Referencias
FSM Mealy: Las salidas cambian por un cambio de estado o por un cambio
en el valor de las entradas.
Hay que tener mucho cuidado con las entradas as´ıncronas.

Introducci´on
VHDL
Triestados en VHDL
Referencias
Ejemplo: Soluci´on

Introducción
VHDL
Triestados en VHDL
Referencias
Concepto de Driver de una Señal
Inferencia de Triestado
Ejemplos de Inferencia de Buffers Triestado
Señales Bidireccionales
Ejemplo con Señales Bidireccionales
El driver es el elemento que da valores a una señal.
Para cada señal que se le asigna un valor dentro de un proceso se crea un
driver para esa señal.
Independientemente de cuantas veces se le asigne un valor a la señal, se
crea un único driver por proceso.
Tanto para procesos expl´ıcitos como impl´ıcitos.
Cuando hay múltiples drivers se usa la función de resolución.

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Referencias
Inferencia de triestado
Cuando se quiere que un driver de una señal se quede en alta impedancia, se
le asigna a la señal el valor ’Z’.
Sólo vale si para el tipo std logic.
Igual que ocurre en la realidad, el estado de la señal lo fijará el driver que no
esté en alta impedancia.

Introducción
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Triestados en VHDL
Referencias
Ejemplos de Inferencia de Buffers Triestado
Con asignación condicional:
Con un proceso:

Introducci´on
VHDL
Triestados en VHDL
Referencias
En este caso la se˜nal tiene drivers externos, fuera de la entidad.

Introducci´on
VHDL
Triestados en VHDL
Referencias

Introducción
VHDL
Triestados en VHDL
Referencias
Diseño Jerárquico
Árbol de Jerarqu´ıas
Ejemplo de Instanciación de Componentes
Componentes pequeños son uti-
lizados como elementos de otros
más grandes.
Permite reutilizar código.
Diseños más legibles y portables.

Introducci´on
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Triestados en VHDL
Referencias
Cada componente de la jerarqu´ıa es un archivo VHDL, con:
Entidad
Arquitectura

Introducci´on
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Triestados en VHDL
Referencias
Se intenta dise˜nar la siguiente enti-
dad:

Introducci´on
VHDL
Triestados en VHDL
Referencias
Se puede implementar a partir de la
conexi´on en serie de los componentes
mi comp.

Introducci´on
VHDL
Triestados en VHDL
Referencias

Introducción
VHDL
Triestados en VHDL
Referencias
Pasos de la Simulación
Bancos de Pruebas
Cómo hacer un Banco de Pruebas?
Generando Est´ımulos
Comprobando las Respuestas
Algoritmo Básico para los Testbenches
Ejemplo: Sumador 1
Ejemplo: Sumador 2
Ejemplo: Sumador 3
Ejemplo: Sumador 4
Ejemplo: Sumador 5

Introducción
VHDL
Triestados en VHDL
Referencias
Bancos de Pruebas
Ejemplo: Sumador 1
Ejemplo: Sumador 2
Ejemplo: Sumador 3
Ejemplo: Sumador 4
Ejemplo: Sumador 5
Bancos de Pruebas
Se debe hacer un Banco de Pruebas (Testbench) para cada componente di-
señado.
La simulación de un componente con-
siste en:
Generar unos est´ımulos.
Observar los resultados.

Introducción
VHDL
Triestados en VHDL
Referencias
Bancos de Pruebas
Ejemplo: Sumador 1
Ejemplo: Sumador 2
Ejemplo: Sumador 3
Ejemplo: Sumador 4
Ejemplo: Sumador 5
1 Instanciar el diseño que vamos
a verificar.
2 Escribir un proceso (o procesos)
para generar los est´ımulos.
3 Observar el resultado e
informar al usuario. Banco de Pruebas

Introducción
VHDL
Triestados en VHDL
Referencias
Bancos de Pruebas
Ejemplo: Sumador 1
Ejemplo: Sumador 2
Ejemplo: Sumador 3
Ejemplo: Sumador 4
Ejemplo: Sumador 5
Es un diseño jerárquico donde el
banco de pruebas ocupa el pri-
mer nivel.
El banco de pruebas es una EN-
TIDAD sin puertos.

Introducci´on
VHDL
Triestados en VHDL
Referencias
Bancos de Pruebas
Ejemplo: Sumador 1
Ejemplo: Sumador 2
Ejemplo: Sumador 3
Ejemplo: Sumador 4
Ejemplo: Sumador 5
El proceso de pruebas generar´a est´ımulos de manera secuencial.
Se asignan valores a las entradas.
Se espera un tiempo a obtener la respuesta.
Ejm. Sumador de 8 bits.

Introducción
VHDL
Triestados en VHDL
Referencias
Bancos de Pruebas
Ejemplo: Sumador 1
Ejemplo: Sumador 2
Ejemplo: Sumador 3
Ejemplo: Sumador 4
Ejemplo: Sumador 5
Las respuestas del circuito a probar se comprueban con la instrucción AS-
SERT.
ASSERT condicion REPORT string SEVERITY nivel;
Significa: ’Asegurar que se cumple la condición’.
Si se cumple, el proceso continúa ejecutándose.
Si NO se cumple, se informa al usuario ’Report’ y se indica en nivel de
gravedad del error.
Los niveles de SEVERITY son:
NOTE
WARNING
ERROR (nivel por defecto si no se incluye SEVERITY)
FAILURE

Introducción
VHDL
Triestados en VHDL
Referencias
Bancos de Pruebas
Ejemplo: Sumador 1
Ejemplo: Sumador 2
Ejemplo: Sumador 3
Ejemplo: Sumador 4
Ejemplo: Sumador 5
Algoritmo elemental de verificación:
Dar valores a las señales de entrada a la UUT
Esperar con WAIT FOR
Comprobar los resultados con ASSERT
Volver a dar valores a las señales de entrada a la UUT y repetir

Introducci´on
VHDL
Triestados en VHDL
Referencias
Bancos de Pruebas
Ejemplo: Sumador 1
Ejemplo: Sumador 2
Ejemplo: Sumador 3
Ejemplo: Sumador 4
Ejemplo: Sumador 5
Ejemplo: Sumador 1

Introducci´on
VHDL
Triestados en VHDL
Referencias
Bancos de Pruebas
Ejemplo: Sumador 1
Ejemplo: Sumador 2
Ejemplo: Sumador 3
Ejemplo: Sumador 4
Ejemplo: Sumador 5
Ejemplo: Sumador 2

Introducci´on
VHDL
Triestados en VHDL
Referencias
Bancos de Pruebas
Ejemplo: Sumador 1
Ejemplo: Sumador 2
Ejemplo: Sumador 3
Ejemplo: Sumador 4
Ejemplo: Sumador 5
Ejemplo: Sumador 3

Introducci´on
VHDL
Triestados en VHDL
Referencias
Bancos de Pruebas
Ejemplo: Sumador 1
Ejemplo: Sumador 2
Ejemplo: Sumador 3
Ejemplo: Sumador 4
Ejemplo: Sumador 5
Ejemplo: Sumador 4

Introducci´on
VHDL
Triestados en VHDL
Referencias
Bancos de Pruebas
Ejemplo: Sumador 1
Ejemplo: Sumador 2
Ejemplo: Sumador 3
Ejemplo: Sumador 4
Ejemplo: Sumador 5
Ejemplo: Sumador 5
Es mejor hacer una prueba sistem´atica. Probamos todos los casos posibles:

Introducción
VHDL
Triestados en VHDL
Referencias
Referencias
Ing. Alcides Araujo Pacheco.
Presentación VHDL Alcides Araujo
Stephen Brown, Zvonko Vranesic.
Fundamentals of DIGITAL LOGIC with VHDL Design
3rd ed - 2012.
David G. Maxines, Jessica Alcala.
VHDL El arte de programar sistemas digitales
2002.
Juan Gonzáles.
Introducción al Lenguaje de Descripción de Hardware VHDL
http://arantxa.ii.uam.es/˜jgonzale/fco/curso07-
08/download/seminarios-vhdl.pdf

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