Este documento presenta el diseño de un receptor de FM implementado con tecnología de radio definida por software. El receptor digitaliza la señal recibida por la antena después de una etapa de control automático de ganancia. Todos los algoritmos del receptor, como mezclado, conversión a banda base y demodulación, se implementan en un dispositivo FPGA. El receptor muestrea el espectro de FM de 88-108 MHz y lo convierte a banda base mediante un mezclador digital y transformada de Hilbert. Finalmente, un bucle de enganche de f

1. RECEPTOR DE FM BASADO EN
SOFTWARE RADIO
Enrique Monzó Asun Pérez Pascual, Trini Sansaloni Santiago Flores
Escuela Politécnica
Superior de Gandía
Departamento de Ingeniería Electrónica Departamento de
Comunicaciones
Universidad Politécnica de
Valencia
Universidad Politécnica de Valencia Universidad Politécnica de
Valencia
e-mail :
enmonsol@epsg.upv.es
e-mail :
{asperez,tmsansal}@eln.upv.es
e-mail :
sflores@dcom.upv.es
Abstract- This paper presents the design of a broadcast
FM receiver implemented with software defined radio
technology. The analogue components are minimized, so
a stage of automatic gain control is only used before
digitalizing. The whole receiver is implemented in an
FPGA device. Pass-band sub-sampling is utilized to
sample the FM spectrum (88-108 MHz). The receiver is
composed by a digital down-converter based on Hilbert
transform and a digital phase-look loop. Results and
details of the implementations on FPGA of the different
functional block are given.
INTRODUCCIÓN
El llamado Software Definido Radio (SDR) consiste en
acercar hacia la antena las etapas de procesado digital de la
señal eliminando o reduciendo los componentes analógicos
del sistema, a la vez que se realiza dicho procesado digital
con una tecnología que permite la reconfiguración del
sistema. De esta forma, por un lado se procesa digitalmente
un mayor ancho de banda y, por el otro, la reconfiguración
posibilita la modificación de los algoritmos implementados
para generar y recuperar la señal, dependiendo de la
aplicación. En definitiva, un sistema SDR ideal consistiría
en una única plataforma hardware en la que se pueda
implementar los diferentes estándares de transmisión vía
radio mediante la reconfiguración de los dispositivos
digitales.
En este artículo se presenta el diseño de un receptor de
FM comercial siguiendo la filosofía del SDR. Básicamente
consiste en un receptor completamente digital. La señal
recibida por la antena sólo es amplificada y digitalizada.
Posteriormente, todos los algoritmos necesarios en el
receptor (mezclado, conversión a banda-base y
demodulación) serán implementados en un dispositivo
FPGA.
La organización del artículo es la siguiente. En el
siguiente apartado vamos a describir el sistema desarrollado,
analizando con detalle las operaciones realizadas sobre el
espectro de la señal. Tras ello pasaremos a mostrar el
circuito implementado sobre el dispositivo FPGA,
detallando las opciones escogidas en el diseño de los
distintos subsistemas. Por último se exponen los resultados y
las conclusiones.
I. DESCRIPCIÓN DEL SISTEMA
Se ha implementado un receptor de FM comercial
utilizando una antena de FM, tres placas analógicas y el
sistema de desarrollo Xtreme DSP de Nallatech. A
continuación se describen cada una de las partes del
receptor.
• Antena móvil de ¼ de onda (ref. Televés-6620).
• Placa de filtrado con el filtro SCLF-95, que permite
filtrar el espectro de FM de 88MHz a 108MHz.
• Control automático de Ganancia (CAG): utiliza el
integrado AD8328 [1] el cual introduce una ganancia
de ±30dB, ésta es programable en pasos de 1 dB.
• Tarjeta de selección de canal: consiste en dos
pulsadores con sus correspondientes resistencias de
pull-down. Los pulsos de tensión obtenidos son
utilizados por el circuito de sintonización incluido en la
FPGA para elegir el canal de FM.
• Kit de desarrollo XtremeDSP de Nallatech [2]: dispone
de dos dispositivos de la familia Virtex-2 de Xilinx:
una FPGA de usuario XC2V6000 y una FPGA para el
control de las señales de reloj XC2V80. Posee dos
conversores A/D y D/A y una entrada de reloj externo.
También incluye un oscilador a 65MHz y dos
osciladores programables. La placa cuenta además con
otros recursos como memorias, leds de usuario y pines
de entrada/salida. Los dispositivos programables se
configuran a través del puerto USB con ayuda del
software “Fuse”.
Analizador
de espectros
Filtro CAG
XtremeDSP
ADC1
DAC1
DAC2
Pulsadores
FPGA
Fig. 1 Diagrama de bloques del sistema completo

2. En la Fig. 1 se presenta el esquema del sistema completo.
En él se detallan las placas analógicas utilizas. La parte
digital del sistema se realiza sobre la placa Xtreme DSP.
A. Diagrama de bloques
La Fig. 2 muestra el diagrama de bloques del receptor de
FM implementado sobre la FPGA. Se trata de un sistema
que incluye: muestreo paso banda, generación de la palabra
de control del CAG, mezclador, circuito de sintonización,
filtro del canal y un bucle de enganche de fase (PLL) como
demodulador de FM.
ADC
Control
del
CAG
x
x
Sintonizador
cos
Sin
Hilbert
+
Filtros de seleccion de canal
PLL DAC1
Al CAG Pulsadores
FPGA
-
Mezclador
DAC2
Filtro
Fig. 2 Diagrama de bloques del receptor implementado en la FPGA
La señal de entrada es una tensión en el rango de ±1V
que llega al convertidor analógico digital tras pasar por el
CAG. Esta señal posee un ancho de banda entre 88 y 108
MHz, tal y como aparece en la fig. 3a. Dado que es muy
costoso muestrear el espectro de FM usando el teorema de
Nyquist, utilizaremos el teorema del muestreo paso banda.
Éste nos permite muestrear a una frecuencia inferior a la de
Nyquist [3]. En este caso la frecuencia de muestreo escogida
(fs) es 55,7MHz. Esto generará las imágenes que se muestran
en la fig. 3b, donde se observa que el espectro aparece
invertido.
El circuito que controla al integrado AD8328 observa los
valores de la señal de entrada y calcula el valor de ganancia
necesario para mantener el margen dinámico entre ±1V. Este
valor se envía al CAG cada 1μs en serie a través de los pines
ADJIN de la tarjeta Xtreme DSP.
El circuito de sintonización recibe los impulsos de tensión
de los pulsadores externos Up/Down y los traduce en la
palabra digital necesaria para que el mezclador seleccione el
canal de FM deseado.
El mezclador será el circuito encargado de trasladar en
frecuencia el canal deseado hasta 1MHz. Utiliza un
mezclador complejo seguido de la transformada Hilbert y un
sumador, tal y como se expone en [4] . En las figuras 3c, 3d,
3e y 3f se presenta paso a paso la acción de este circuito. En
primer lugar se multiplica la señal por un seno y un coseno
de frecuencia fc=1MHz obteniendo las componentes en fase,
I(f), (fig. 3c) y en cuadratura, Q(f), (fig. 3d). A continuación
se realiza la transformada Hilbert de la componente en
cuadratura (fig. 3e) y se restan las dos ramas obteniendo el
espectro representado en la fig. 3f.
Como se puede comprobar en las figuras anteriores este
sistema evita el aliasing que se produce al desplazar todo el
espectro FM. Se ha incluido una conexión con el convertidor
digital analógico 2 en ese punto del sistema para poder
visualizar con el analizador de espectros los desplazamientos
del espectro de la señal.
(a)
(b)
(c)
(d)
(e)
(f)
Fig. 3. Espectro en el proceso de conversión a banda base
El filtro de selección de canal se ha centrado en 1MHz
debido a que es la mínima frecuencia en la que el filtro
Hilbert no atenúa la señal. Aún así se trata de una frecuencia
elevada por lo que el diseño del filtro es complejo y necesita
muchos recursos. Para solucionar este problema se ha optado
por bajar la frecuencia de muestreo utilizando un filtro CIC
diezmador, tras él se incluye el filtro paso banda que ahora
estará centrado en una frecuencia menor y por lo tanto
consumirá menos recursos. El método de diseño utilizado en
este filtro es el de los mínimos cuadrados ya que ofrece una
respuesta muy plana en la banda de paso. El ancho de banda
de este filtro es de 200kHz. Su respuesta en frecuencia se
muestra en la Fig. 4.

3. Fig. 4 Filtro de selección de canal
Por último el bucle de enganche de fase (PLL) es el
encargado de demodular la señal FM del canal seleccionado.
El diagrama de bloques del PLL se muestra en la Fig. 5. Se
observa que contiene un detector de fase implementado con
un multiplicador, un filtro paso bajo proporcional-integral, y
un oscilador controlado numéricamente (NCO). Este circuito
en su conjunto se comporta como un filtro paso bajo cuyo
ancho de banda es lo suficientemente estrecho como para
dejar pasar la señal y eliminar el ruido de frecuencias
superiores. La función de transferencia del filtro viene
controlada por el filtro del lazo. La elección de las constantes
de este filtro (K1 y K2) así como la constante de
proporcionalidad del NCO (Kf) y del detector de fase (Kp)
determinarán la respuesta de todo el conjunto, o sea la
frecuencia natural de oscilación del PLL y el coeficiente de
amortiguamiento, tal y como se estudia en [5].
La salida del PLL se llevará al convertidor digital
analógico el cual atacará directamente a los altavoces y nos
permitirá oír el canal sintonizado.
B. Implementación
El receptor de FM se ha implementado en la placa de
desarrollo Xtreme DSP de Nallatech. El sistema ha sido
diseñado con ayuda de Matlab, Simulink y System
Generador. Los proyectos realizados con elementos de las
bibliotecas de System Generador son directamente
sintetizables y facilitan el paso del modelo de Simulink a
código VHDL. La implementación se ha realizado con el
software Xilinx Foundation y la programación del
dispositivo se hace desde el programa Fuse suministrado con
la tarjeta de desarrollo.
A continuación vamos a exponer las distintas opciones
de implementación escogidas en cada subsistema:
• El sintonizador de canal se ha realizado utilizado un
sintetizador digital directo (DDS) basado en el uso de
tablas para almacenar los valores del seno y del coseno,
y en un acumulador de fase. Las tablas se implementan
sobre las memorias Block-Select RAMs incluidas en los
dispositivos VirtexII.
• Los multiplicadores del mezclador se implementan
sobre los multiplicadores embebidos del dispositivo.
• El filtro Hilbert posee un orden de 80, utiliza 12 bits
para cuantificar los coeficientes y realiza una
implementación en paralelo ya que deberá trabajar a la
frecuencia del sistema (55.7 MHz). Aún así el coste
hardware de este bloque no es muy elevado.
• El filtro de selección de canal posee un orden de 220 y
se utilizan 12 bits para cuantificar los coeficientes. Dado
que se ha disminuido la frecuencia de muestreo de la
señal se puede realizar una implementación en serie de
este filtro con el fin de disminuir el número de slices
que necesita.
• El filtro CIC diezmador utilizado para disminuir la
frecuencia de muestreo de la señal usa un factor de
diezmado igual a 16. El número de etapas del filtro es 2
y el retardo diferencial es igual a 1.
• El detector de fase del PLL se realiza utilizando los
multiplicadores embebidos.
Fig. 5. Esquema del PLL
• Los multiplicadores por las constantes (K1 y K2) del
filtro paso bajo del PLL utilizan la técnica de la
multiplicación con tablas [6]. Se almacenan en
memorias BRAM todas la posibles combinaciones de la
multiplicación y se direccionan estas memorias con los
bits del dato. La implementación se realiza en paralelo.
• La generación del coseno dentro del NCO del PLL se
consigue almacenando el las memorias embebidas
BlockRAM los valores del esta función.
NCO
• Todos los sumadores y restadores se han implementado
en paralelo utilizando las líneas rápidas de propagación
del acarreo.
Los resultados de la implementación de todo el sistema
se muestran en la tabla siguiente.
Tipo de recurso HW Número
Slices 500
Flip-flops 820
LUTs de 4 entradas 708
Multiplicadores
embebidos
2
IOBs 32
BRAMs 5
GCLK 1
Tabla 1: Recursos utilizados del dispositivo Virtex II

4. II. CONCLUSIONES
En este artículo se ha presentado el diseño e
implementación de un receptor software radio de FM
comercial. El sistema digitaliza toda la banda de FM
aplicando sub-muestreo de señales paso banda. Se ha
utilizado un dispositivo FPGA para implementar las distintas
etapas del receptor: mezclado, conversión a banda base y
demodulación basada en un lazo de enganche de fase. En el
artículo se detalla cómo se han implementado los distintos
bloques funcionales. El sistema se ha testeado utilizando la
tarjeta Xtreme DSP.
REFERENCIAS
[1] “5V Upstream Cable Line Driver AD8328,” Analog Devices.
[2] Benadda Datasheet, Nallatech.
[3] R.G. Vaughan, N.L. Scott, R.White, “The theory of bandpass
sampling,” IEEE Trans. on Signal Processing, vol.39, nº 9, Sept. 1991.
[4] M.E. Frerking, “Digital Signal Processing in Communications
systems,” Kluwer Academic Publisher.
[5] Enrique Monzó, Proyecto Final de Carrera “Implementación en FPGA
de un modulador y un demodulador de FM,” Universidad Politécnica
de Valencia (EPSG), Sept. 2005.
[6] S.A. White, “ Applications of Distributed Arithmetic to Digital Signal
Processing: A Tutorial Review,” IEEE ASSP Magazine, July 1989.