Módulo FFT radix-4 de tamaño configurable (1024 max.) realizado con System Generator y Simulink. Procesa 16 muestras en paralelo a una tasa de 6.56 G muestras/segundo en una FPGA Virtex-6. Tesis de máster.

1. 18 de Septiembre de 2013
Universidad Tecnológica Nacional, Facultad Regional Buenos Aires
Laboratorio de Procesamiento Digital (DPLab)
Buenos Aires, Argentina
Universidad Politécnica de Valencia
Laboratorio de Comunicaciones Digitales (DiComLab)
Gandia, España
Valencia
jbruno@electron.frba.utn.edu.ar
Autor: Julián Santiago Bruno
Directores: Javier Valls Coquillat y Vicenç Almenar Terré
Diseño e implementación de una FFT de alta
velocidad para OFDM en comunicaciones
ópticas

2. • Introducción
• Transformada Rápida de Fourier (FFT)
• Arquitectura segmentada R4MDC
• Módulo FFT de tamaño fijo
• Módulo FFT de tamaño configurable
• Módulo de reordenamiento de datos I/O
• Conclusiones
• Trabajos Futuros
Índice
2

3. Introducción
3
En sistemas de comunicaciones ópticas se está investigando en
utilizar modulación OFDM (Orthogonal Frequency Division
Multiplexing) ya que permite compensar las distorsiones del
canal (EDC, CD y PMD) fácilmente.
 Multi Gbps.
 1 o varios ADCs
y DACs.
 Subportadoras
ortogonales.
 Tamaño variable.
Cod. Interl.
Map
S/P
IFFT
Add
Cyclic
Prefix
Filter
D/A
P/S
Filter
Filter
A/D
S/P
Rem.
CP
FFT
Demap
Deinterl.
Decode
Channel

4. Introducción
4
 Características de FPGA actuales:
 Entradas y salidas dedicadas (LVDS) de alta velocidad (varios Gsps).
 Grandes bloques de memorias (BRAMs).
 Elementos de procesamiento (DSPs) que alcanzan frecuencias de reloj de hasta 700
MHz.
 Alto grado de paralelismo.
 Para procesar datos a tasas de varios Gsps se debe replicar
hardware y existe una relación de compromiso entre:
 Utilizar la menor cantidad de recursos
 Obtener la mayor frecuencia de operación posible
 La frecuencia de reloj disminuye con el grado de ocupación de la
FPGA, la complejidad del rutado y la ubicación de componentes
específicos como las BRAMs y los DSPs.

5. Transformada Rápida de Fourirer
 Discrete Fourier Transform (DFT)
 X[k] y x[n] son secuencias discretas
 Correlación cruzada
 N² sumas y multiplicaciones complejas
𝑥 𝑛 =
1
𝑁
෍
𝑛=0
𝑁−1
𝑋 𝑘 𝑒
𝑗2𝜋𝑘𝑛
𝑁 𝑘 = 0, 1, 2, … , 𝑁 − 1 IDFT𝑋 𝑘 = ෍
𝑛=0
𝑁−1
𝑥 𝑛 𝑒−
𝑗2𝜋𝑘𝑛
𝑁 𝑘 = 0, 1, 2, … , 𝑁 − 1 DFT
𝑊𝑁
𝑘
= 𝑒−𝑗2𝜋𝑘/𝑁
𝐹𝑎𝑐𝑡𝑜𝑟 𝑑𝑒 𝑟𝑜𝑡𝑎𝑐𝑖ó𝑛
𝑊𝑁
𝑘+𝑁/2
= −𝑊𝑁
𝑘
𝑆𝑖𝑚𝑒𝑡𝑟í𝑎
𝑊𝑁
𝑘+𝑁
= 𝑊𝑁
𝑘
𝑃𝑒𝑟𝑖𝑜𝑑𝑖𝑐𝑖𝑑𝑎𝑑
𝑒−
𝑗2𝜋𝑘𝑛
𝑁 = cos(2𝜋𝑘𝑛/𝑁) − 𝑗𝑠𝑒𝑛(2𝜋𝑘𝑛/𝑁)
 Fast Fourier Transform (FFT)
 Implementación eficiente de la DFT
 Diezmado en tiempo o frecuencia
 Radix-r
 𝑁𝑙𝑜𝑔 𝑟(𝑁) sumas complejas
 (1 − 1/r)𝑁𝑙𝑜𝑔 𝑟(𝑁) multiplicaciones complejas
5
𝑙𝑜𝑔 𝑟(𝑁)/𝑁
(1 − 1/r)𝑙𝑜𝑔 𝑟(𝑁)/𝑁

6. FFT radix-4 DIF
6
 Se particiona la sumatoria de la FFT en
4 partes
 Entradas en orden normal
 Salidas en orden de inversión de dígito
 Número de etapas: log4(𝑁)
 Mariposas por etapa: 𝑁/4
 Dependencia del EC_x_y con 4 ECs
anteriores
 4 tipos de arquitecturas
 Mariposa radix-4 o Dragonfly
 12 sumas complejas
 3 multiplicaciones complejas
 8 multiplicaciones triviales ( j, –j, -1)

7. FFT segmentada R4MDC
7
1 camino de datos 4 muestras/ciclo
4 caminos de datos 16 muestras/ciclo
EC: Elemento
Computacional
CD: Conmutador
de demoras
 4x throughput.
 A partir de la
segunda etapa los
caminos de datos
son independientes
entre sí.
 Desaparece el
primer CD.
 Reordenamiento
de datos I/O.
 100% HUE.
PFFT
PPFFT

8. Dragonfly: Diseño
8

9. Dragonfly: Diseño
9
Registros extra de
entrada/salida.
Emplazamiento.

10. Dragonfly: Diseño
10
Sumadores en lógica
distribuida.
Registros extra de
entrada/salida.
Emplazamiento.

11. Conmutador de demoras y gen. de
fact. de rotación: Diseño
11
 Delay: SRL+FF
 Señal Sel con expansión en
árbol y registrada para
controlar fanout.
 Entradas y salidas registradas.
 Memorias distribuidas con salida
registrada, para el almacenamiento de
los factores de rotación.
 Señal Addr con expansión en árbol y
registrada para controlar fanout.

12. FFT tamaño fijo: Diseño
12
 N=1024 y 16 entradas
y salidas.
 Parametrización rápida
y sencilla.
 Generación de factores
de rotación
independientes por
camino de datos.
 Segmentación interna.
 Compensación de
retardos de las señales
de datos y control.
 Librería de módulos
parametrizables con
System Generator.
 Autogeneración de
diagramas Simulink.

13. FFT tamaño fijo: Resultados
13
 Virtex-6
VLX240T-1
 450 MHz
 37.680 Slices
 768 DSP48s
1Virtex-5 2Virtex-6 3Virtex-7 4Producto comercial

14. FFT tamaño config.: Diseño
14
 Tamaño configurable:
 16, 64, 256 y 1024 puntos.
 Selección de bits del
generador de direcciones.
 Baipás del camino de datos
mediante multiplixores.
 Compensación de retardos
variables.
 Ancho de palabra variable.

15.  Tamaño configurable:
 16, 64, 256 y 1024 puntos.
 Selección de bits del
generador de direcciones.
 Baipás del camino de datos
mediante multiplixores.
 Compensación de retardos
variables.
 Ancho de palabra variable.
FFT tamaño config.: Diseño
15

16. FFT tamaño config.: Resultados
16
 Virtex-6 Fmax
 Sin restricciones de
emplazamiento
 352,98 MHz
 Con restricciones de
emplazamiento
 409,84 MHz

17. Reordenamiento de datos I/O
17
 Intercambio vectorial y temporal de las muestras.
 Reordenamiento para tamaño de FFT variable.
 Por registros
 Combinación de múltiples etapas de conmutadores de demoras.
 Diseño personalizado.
 Por memorias
 Diseño genérico, configurable
mediante el contenido de las ROMs.
 Almacenamiento de datos en
memorias RAMs (BRAMs)
 Latencia mínima.

18. Conclusiones
18
 Se han diseñado e implementado un módulo FFT de alta
velocidad de tamaño fijo o configurable y los módulos de
reordenamiento de datos I/O.
 Se ha utilizado una arquitectura segmentada R4MDC con DIF
que permite procesar 16 muestras por ciclo. El ancho de
palabra de datos de entrada máximo es de 17 bits y crece a
razón de 1 bit por etapa.
 El módulo FFT de tamaño fijo o configurable logra un throughput
que varia entre 6,6 Gsps hasta 7 Gsps.
 Frecuencia máxima de reloj es del orden de 410 MHz.
 Mayor eficiencia en comparación con los trabajos presentados.
 Para tamaño configurable se supera en 1,2 Gsps, se utilizan la
mitad de los DSP48s y la latencia es un 30% menor en
comparación con [32].

19. Conclusiones
19
 El sistema compuesto por los módulos IBR, FFT y OBRs cumple las
especificaciones del proyecto (5 Gsps y 8 bits de datos) en el
cual se enmarca esta tesis.
 Utilizando técnicas de decisión de emplazamiento más
complejas se podrían obtener throughput más altos.
 La realización de este trabajo ha permitido:
 Conocer las distintas arquitecturas para algoritmos FFT alta velocidad
propuestas hasta la fecha.
 Lograr un mayor dominio de la herramienta de System Generator.
 Automatizar la creación de diagramas en Simulink.
 Familiarizarse con las estrategias de diseño para sistemas de alta
velocidad sobre dispositivos FPGA .
 Dominar el emplazamiento de componentes dentro del dispositivo y sus
herramientas asociadas.

20. Trabajos Futuros
20
 FFT
 Pos procesamiento para realizar 2 FFT reales de largo N.
 Análisis de errores de precisión finita del sistema (Rx + canal + Tx) para especificar la SNR del
módulo FFT.
 Receptor
 Control y gestión de datos provenientes del conversor analógico digital EV10AQ190A.
 Sincronizador de trama basado en [33], particularizado para señales reales y paralelizado para
poder procesar 16 entradas en simultáneo.
 Ecualizador que permita compensar la respuesta en frecuencia del canal mediante la estimación
del mismo.
 Demodulador digital.

21. Muchas gracias por vuestra atención
21
https://es.linkedin.com/in/juliansbruno