Implementación de algoritmos sobre FPGA, utilizando Simulink

1. Implementación
Algoritmo Otsu sobre FPGA
Seminario Máster Universitario en Ciencias y Tecnologías de
Computación. Escuela Superior de Ingeniería de Sistemas
Informáticos

2. INDICE
 INTRODUCCIÓN. TELEDETECCIÓN Y
HARDWARE
 ALGORITMO OTSU
 CONCEPTOS BÁSICOS FPGA
 IMPLEMENTACIONES
 Simulaciones
 Implementaciones Hardware

3. INTRODUCCIÓN. TELEDETECCIÓN y
HARDWARE
POR QUÉ?

4. INTRODUCCIÓN. TELEDETECCIÓN y
HARDWARE
 La tendencia en teledetección siempre fue utilizar
dispositivos pequeños, baratos y con buen rendimiento.
 Si parte del procesamiento se realizara en órbita
mejoraría el ancho de banda de las comunicaciones y se
tendría que computar menos en tierra.
 Las FPGA’s además de usarse para el prototipado
rápido, combina la flexibilidad de los
microprocesadores con la potencia y el rendimiento de
los ASIC’s
 Se necesitan dispositivos certificados para el espacio
(Radiación que puede causar errores en circuitos
“normales”). Actel y Xilinx hacen FPGA’s seguras para el
espacio

5. Algoritmo OTSU
- Eficiencia
- Adecuado para histogramas bimodales
- Conviene preprocesar la imagen (quitar ruido)
𝑁 =
𝑖=0
𝐿−1
𝑛𝑖
𝑝𝑖 =
𝑛𝑖
𝑁
, 𝑝𝑖 ≥ 0 𝑦
𝑖=0
𝐿−1
𝑝𝑖 = 1

6. Algoritmo OTSU
Pr 𝐶0 = 𝑃0 𝑘 =
𝑖=0
𝑘
𝑝𝑖 = 𝑤0 = 𝑤(𝑘)
Pr 𝐶1 = 𝑃1(𝑘) =
𝑖=𝑘+1
𝐿−1
𝑝𝑖 = 1 − 𝑃0 𝑘 = 𝑤1
𝑢 𝑘 =
𝑖=0
𝑘
𝑖𝑝𝑖

7. Algoritmo OTSU
𝑢0(𝑘) =
𝑖=0
𝑘
𝑖 Pr 𝑖|𝐶0 =
1
𝑃0(𝑘)
𝑖=0
𝑘
𝑖𝑝𝑖 =
𝑢(𝑘)
𝑤(𝑘)
𝑢1 𝑘 =
𝑖=𝑘+1
𝐿−1
𝑖 Pr 𝑖|𝐶1 =
1
𝑃1(𝑘)
𝑖=𝑘+1
𝐿−1
𝑖𝑝𝑖 =
𝑢𝑇 − 𝑢(𝑘)
1 − 𝑤(𝑘)
𝑤0𝑢0 + 𝑤1𝑢1 = 𝑢𝑇 𝑤0 + 𝑤1 = 1.
𝜎2
0 =
𝑖=0
𝑘
(𝑖 − 𝑢0)2
Pr 𝑖 𝐶0 =
𝑖=0
𝑘
(𝑖 − 𝑢0)2
𝑝𝑖
𝑤0
𝜎2
1 =
𝑖=𝑘+1
𝐿−1
(𝑖 − 𝑢1)2Pr 𝑖 𝐶1 =
𝑖=𝑘+1
𝐿−1
(𝑖 − 𝑢1)2𝑝𝑖
𝑤1

8. 𝜎𝑤
2
= 𝑤0𝜎2
0 + 𝑤1𝜎2
1
𝜎𝐵
2 = 𝑤0(𝑢0 − 𝑢𝑇)2+𝑤1(𝑢1−𝑢𝑇)2= 𝑤0𝑤1(𝑢1−𝑢0)2
𝜎𝐵
2 𝑘 =
𝑢𝑇𝑤 𝑘 − 𝑢(𝑘) 2
𝑤(𝑘) 1 − 𝑤(𝑘)
𝑔 𝑥, 𝑦 =
𝑏0 𝑠𝑖 𝑓 𝑥, 𝑦 > 𝑘∗
𝑏1 𝑠𝑖 𝑓 𝑥, 𝑦 ≤ 𝑘∗
Maximizar
𝜎𝑇
2 = 𝜎𝑤
2 + 𝜎𝐵
2

9. Algoritmo OTSU
 ENTRADA: Matriz de valores de intensidad de la imagen
 SALIDA: Valor umbral k para la segmentación de la imagen
(global)
1. Calcular el histograma normalizado de la imagen: 𝑝𝑖, para 𝑖 = 0, , . . 𝐿 − 1
2. Calcular la intensidad global media 𝑢𝑇
3. Para 𝑘 = 0,1,2, … 𝐿 − 1, calcular:
a) las sumas acumulativas 𝑤(𝑘),
b) las medias acumulativas 𝑢(𝑘)
c) la varianza entre clases 𝜎𝐵
2 𝑘
6. Obtener el umbral 𝑘∗
para el cual 𝜎𝐵
2
𝑘 es el máximo.
7. Obtener la medida de separabilidad 𝜂(𝑘) para 𝑘 = 𝑘∗
8. Devolver 𝑘∗

10. Sistemas Empotrados. Máster en Software de SSDD
y EE. Curso 2018-19
CONCEPTOS BÁSICOS FPGA

11. Basys3
XC7A35T-1CPG236C

12. Nexyx 4 DDR
Descripción Descripción
1 Selector de potencia y puente de
batería
13 Botón de reinicio de configuración de
la FPGA
2 Puerto USB UART/JTAG compartido 14 Botón de reinicio de la CPU (para
núcleos blandos)
3 Puente de configuración externa (SD
/ USB)
15 Puerto de señal analógica Pmod
(XADC)
4 Puerto (s) Pmod 16 Puente de modo de programación
5 Micrófono 17 Conector de audio
6 Punto (s) de prueba de la fuente de
alimentación
18 Conector VGA.
7 LEDs (16) 19 Programación de FPGA hecha LED
8 Interruptores deslizantes 20 Conector ethernet
9 Pantalla de ocho dígitos 7 seg. 21 Conector host USB
10 Puerto JTAG para cable externo
(opcional)
22 Puerto de programación PIC24 (uso
de fábrica)
11 Cinco pulsadores 23 Interruptor de alimentación
12 Sensor de temperatura 24 Conector de alimentación
XC7A100T-1CSG324C),
XC7A100T-1CSG324C

13. Otsu. Código Matlab
𝑝𝑖 =
𝑛𝑖
𝑁
Pr 𝐶0 = 𝑃0 𝑘 =
𝑖=0
𝑘
𝑝𝑖 = 𝑤0 = 𝑤(𝑘)
𝑢0(𝑘) =
𝑖=0
𝑘
𝑖 Pr 𝑖|𝐶0 =
𝜎𝐵
2 𝑘 =
𝑢𝑇𝑤 𝑘 − 𝑢(𝑘) 2
𝑤(𝑘) 1 − 𝑤(𝑘)

14. Otsu SIMULACIÓN

15. OTSU sobre FPGA
 Posibilidades desde Matlab/Simulink a través de
Vivado:
 Programación:
MatlabM-code
CHLS
VHDLMatlab/Simulink
 Con bloques Simulink (primitivas de Xilinx)

16. M-CODE
Desde código Matlab (sintaxis especial), hasta
la fpga
• Sintaxis especial
• Input/Output
Xilinx
Diagrama
de
Bloques
• Fuentes
• Restricciones
• Simulación
Generación
automática
código VHDL
• Síntesis
• Implementación
• BitStream
Vivado
Generación de
Reports de
consumos,
recursos,
tiempos…
Cosimulación

17. M-code

18. M-code

19. OTSU sobre FPGA
EN DESARROLLO

20. OTSU sobre FPGA
 Code Composer
 HLS. Vivado
HLS
• Una forma de acelerar la
integración desde C a FPGA
• C, C++ y SystemC

21. OTSU en FPGA

22.  Razones escoger modelo de bloques:
 Buscamos más de un umbral
 Imágenes grandes
 Pero….. Tuvimos que cambiar de placa, Basys 3 no tenía
suficientes recursos
 Nexys

23. OTSU sobre FPGA

24. OTSU sobre FPGA
Media
u
Varianza

Dentro de la clase w
Dentro entre clases
B
Obtención
del umbral
Se hallan umbrales locales. Se dividen las imágenes en
6 zonas

25. OTSU sobre FPGA

26. OTSUsobre FPGA
• Algún error en esta umbralización, los segmentos de imagen
siempre tienen la misma dimensión y puede producir errores de
frontera
• Buscar posibilidad de realización multiumbral para este tipo de
problemas

27. OTSU sobre FPGA

28. Referencias
 Omar M. Saad, Ahmed Shalaby, Lotfy Samy, Mohammed S. Sayed,
Automatic arrival time detection for earthquakes based on Modified
Laplacian of Gaussian filter, Computers & Geosciences, Volume 113,2018,
Pages 43-53, ISSN 0098-3004, https://doi.org/10.1016/j.cageo.2018.01.013.
 N. Raissouni, S. El Adib, J. A. Sobrino, N. Ben Achhab, A. Chahboun, A.
Azyat & M. Lahraoua (2019) Towards LST split-window algorithm FPGA
implementation for CubeSats on-board computations purposes, International
Journal of Remote Sensing, 40:5-6, 2435-2450, DOI:
10.1080/01431161.2018.1562589