✅ 1. Indique cual es el resultado que se debe imprimir de: value of var variable, adress stored in ip variable y value of *ip variable ✅ 2. Indique cual es el resultado que se debe imprimir ✅ 3. ¿Cuál de las siguientes afirmaciones es la correcta correspondiente a las características de softcore, firmcore, hardcore? ✅ 4. Indique el significado de SIMD y MIMD. ✅ 5. Indique que tabla comparativa es la correcta con respecto a la comparativa de parámetros de arquitectura RISC vs CISC. ✅ 6. Seleccione la descripción correcta de los bits del registro de control status en el procesador NIOSii. ✅ 7. Complete utilizando las opciones el siguiente cuadro comparativo entre Proccessor y FPGA: ✅ 8. Seleccione las afirmaciones correctas con respecto a los registros de control ienablestatus y bstatus en el procesador NIOSii: ✅ 9. Seleccione las afirmaciones correctas con respecto al módulo de depuración JTAG en el procesador NIOSII: ✅ 10. Completar el siguiente cuadro: ✅ 11. De cada una, explique claramente el significado y de un ejemplo gráfico de las arquitecturas SISD y MISD: ✅ 12. De acuerdo con la siguiente figura, ¿qué resultado debería imprimirse? ✅ 13. Una con líneas según corresponda la combinación de procesadores: ✅ 14. Seleccione las opciones correctas con respecto a los registros de control pteaddr y tlbacc en el procesador: ✅ 15. Indique, cual es la diferencia entre los registros de control ipending, cpuid, exception: ✅ 16. De acuerdo con la siguiente figura, colocar los nombres a los bloques que conforman la arquitectura del bus AVALON: ✅ 17. (2%) Shen et Al., escribió el paper titulado “An FPGA-based Distributed Computing System with Power and Thermal Management Capabilities” en donde desarrolla una plataforma computacional distribuida compuesta de múltiples FPGAs conectadas via Ethernet y cada FPGA está configurada como un sistema multi-core. Los núcleos en el mismo FPGA se comunican a través de la memoria compartida, mientras que diferentes FPGA se comunican a través de enlaces Ethernet, como se muestra en la siguiente gráfica: ✅ 18. (2%) Realizar el diagrama de circuito de hardware de un módulo de servocontrol, que cumpla con las siguientes especificaciones:

1. vasanza 1
DISEÑO DE SISTEMAS DIGITALES
TALLER 1P (20 Puntos)
Fecha: 2019/11/12 II termino 2019-2020
Nombre: _________________________________________________ Paralelo: __________
1. Indique cual es el resultado que se debe imprimir de: value of var variable, adress stored in
ip variable y value of *ip variable
a) 20,0xbfc601ac,10
b) 30,0xbfc601ac,30
c) 20,0xbfc601ac,0
d) 20,0xbfc601ac,20

2. vasanza 2
2. Indique cual es el resultado que se debe imprimir
a) 124.2
b) 214.4
c) 241.4
d) 241.2
3. ¿Cuál de las siguientes afirmaciones es la correcta correspondiente a las características de
softcore, firmcore, hardcore?
a) Descripción de comportamiento, típicamente en HDL o netlist y dependiente de la tecnología.
b) Optimizados para una arquitectura, independiente de la tecnología y descripción estructural.
c) Descripción de comportamiento, dependiente de la tecnología y descripción física.
d) Ninguna de las anteriores.
4. Indique el significado de SIMD y MIMD.
a) Una instrucción, múltiples datos y múltiples instrucciones, un dato.
b) Múltiples instrucciones, un dato y una instrucción, un dato.
c) Múltiples instrucciones, un dato y múltiples instrucciones, múltiples datos.
d) Una instrucción, múltiples datos y múltiples instrucciones, múltiples datos.

3. vasanza 3
5. Indique que tabla comparativa es la correcta con respecto a la comparativa de parámetros de
arquitectura RISC vs CISC.
a)
Parámetro RISC CISC
Ejecución de
instrucción
En paralelo Secuencial
Modos de
direccionamiento
Complejo Simple
Duración de una
instrucción
4-120 ciclos Muchos
ciclos
b)
Parámetro RISC CISC
Tipos de
instrucciones
Simple Complejo
Modos de
direccionamiento
Complejo Simple
Ejecución de
instrucciones
En paralelo Secuencial
c)
Parámetro RISC CISC
Formato de
instrucción
Fija Variable
Modos de
direccionamiento
Complejo Simple
Conjunto de
registros
Único Muchos
registros
d)
Parámetro RISC CISC
Ejecución de
instrucción
En paralelo Secuencial
Modos de
direccionamiento
Simple Complejo
Duración de una
instrucción
Un ciclo Muchos
ciclos
6. Seleccione la descripción correcta de los bits del registro de control status en el procesador
NIOSii.
a) RSIE es el bit de activación de interrupción del conjunto de registros y NMI es el bit de modo de
interrupción enmascarable.
b) IL es el campo de nivel de interrupción y NMI es el bit de modo de interrupción no enmascarable.
c) IL es el campo de nivel de interrupción y NMI es el bit de modo de interrupción enmascarable.
d) RSIE es el bit de control de interrupción del conjunto de registros e IL controla el nivel en que se
da interrupciones no enmascarables se da servicio.
7. Complete utilizando las opciones el siguiente cuadro comparativo entre Proccessor y FPGA:
• Opciones
o DMA controller
o DMA, interrupt, and bus control
drivers
o Networking and peripheral I/O
drivers
o Specialized I/O drivers and interface
o Application software
o Application IP
o Real-time OS
o DSP IP
o Control IP
o Specialized I/O

4. vasanza 4
8. Seleccione las afirmaciones correctas con respecto a los registros de control ienablestatus y
bstatus en el procesador NIOSii:
a) Contrrola el manejo de las interrupciones internas de software
b) Contiene una copia guardada del registro de estado durante el procesamiento de la excepción de interrupción
c) Contiene una copia guardada del registro de estado durante el preprocesamiento de la excepción de
interrupción
d) Contrrola el manejo de las interrupciones internas de hardware (registro ienable)
9. Seleccione las afirmaciones correctas con respecto al módulo de depuración JTAG en el
procesador NIOSII:
a) Puede incluirse y excluirse en el procesador
b) Puede incluirse o excluirse en el procesador
c) Usa el Puerto JTAG del FPGA para comunicarse con el módulo de depuración
d) Se conecta a las señales fuera del procesador y tomar el control del mismo
10. Completar el siguiente cuadro:
Taxonomía de Flynn Múltiples instrucciones Una instrucción
Múltiples datos MIMD SIMD
Un Dato MISD SISD
11. De cada una, explique claramente el significado y de un ejemplo gráfico de las arquitecturas
SISD y MISD:
SISD: Corresponde a un computador secuencial que no explota el paralelismo en las instrucciones ni en flujos
de datos. Es la Arquitectura Von-Neumann. Un único procesador ejecuta un sólo flujo de instrucciones para
operar datos en una única memoria. Se ejecuta una única instrucción y un dato en cada ciclo de reloj. Puede
utilizar técnicas de segmentación o de pipelining.

5. vasanza 5
MISD: Poco común debido al hecho de que la efectividad de los múltiples flujos de instrucciones suele
precisar de múltiples flujos de datos. Sin embargo, este tipo se usa en situaciones de paralelismo redundante.
Ejemplo de aplicaciones en navegación donde es necesario sistemas de redundancia.
12. De acuerdo con la siguiente figura, ¿qué resultado debería imprimirse?
a)
Value of i:10
Value of i reference:5
Value of d: 11.7
Value of d reference:5
b)
Value of i:10
Value of i reference:5
Value of d:1.7
Value of d reference:11.7
c)
Value of i:5
Value of i reference:5
Value of d: 11.7
Value of d reference:11.7
d)
Value of i:5
Value of i reference:5
Value of d:1.7
Value of d reference:11.7

6. vasanza 6
13. Una con líneas según corresponda la combinación de procesadores:
Xilinx o Altera Open CL
Altera o Xilinx Vivado High Level Synthesis
Otras Herramientas o ARM SoC / Cyclone V
o ARM SoC / Arria V
o Zynq – 7000
o ZedBoard
14. Seleccione las opciones correctas con respecto a los registros de control pteaddr y tlbacc en el
procesador:
a) Es usado para acceder a las entradas TLB y está disponible en sistemas con una MMU.
b) Guarda valores que el software leerá en una entrada TLB.
c) Guarda la dirección virtual de la tabla de las páginas del Sistema operative.
d) Es usado para acceder a las entradas ACC y está disponible en sistemas con una MMU.
15. Indique, cual es la diferencia entre los registros de control ipending, cpuid, exception:
a) Ipending: indica el valor de las señales de interrupción habilitadas dirigidas al procesador.
b) Cpuid: contiene un valor constante que usted define en el editor de parámetros del Procesador Nios II para
identificar de manera única cada procesador en un sistema multiprocesador.
c) Exception: El procesador Nios II / f proporciona información útil para el software del sistema para el
procesamiento de excepciones en los registros de excepción y badaddr cuando se produce una excepción.
16. De acuerdo con la siguiente figura, colocar los nombres a los bloques que conforman la arquitectura
del bus AVALON:
• Opciones
o Avalon Switch Fabric
o UART
o LCD Display Driver
o Buttons, LEDs, etc.
o CompactFlash Interface
o Compact Flash
o Ethernet MAC/PHY
o SDRAM Controller
o JTAG Debug Module
o JTAG connection to software
debugger
o Flash Memory
o SRAM Memory

7. vasanza 7
17. (2%) Shen et Al., escribió el paper titulado “An FPGA-based Distributed Computing System with Power
and Thermal Management Capabilities” en donde desarrolla una plataforma computacional
distribuida compuesta de múltiples FPGAs conectadas via Ethernet y cada FPGA está configurada
como un sistema multi-core. Los núcleos en el mismo FPGA se comunican a través de la memoria
compartida, mientras que diferentes FPGA se comunican a través de enlaces Ethernet, como se
muestra en la siguiente gráfica:
Fig. Arquitectura del sistema distribuido
Las FPGAs están en las tarjetas de desarrollo Altera Nios II Embedded Evaluation Kit (NEEK), la edición de Altera
NEEK Cyclone III tiene un Cyclone III EP3C25F324 FPGA con 25,000 elementos lógicos y 594 Kbits Memoria
incorporada, 32 MB DDR SDRAM, 1 MB SRAM, 16 MB Flash Intel P30 / P33, pantalla táctil de 800 X 480, Ethernet
10/100 Mbps, y conector PS2 y RS-232.

8. vasanza 8
Desarrollar el diagrama de bloques basado en el NIOSii processor que considere debió utilizar Shen et Al. en cada
una de las FPGA, basado en las siguientes especificaciones:
• El JTAG UART proporciona la interfaz de puerto de depuración.
• Se incluye un temporizador de alta resolución para medir el tiempo de ejecución del programa.
• La E / S paralela (PIO) proporciona control y monitoreo al reloj.
• Una o varias memorias compartidas están conectadas a cada subsistema Nios II. Estas memorias compartidas
se configuran como Mailbox de hardware para las comunicaciones entre los procesadores en el mismo FPGA.
• Entre todos los subsistemas Nios II en el mismo FPGA, hay uno que tiene un módulo de interfaz Ethernet.
• El módulo de interfaz Ethernet consta de un controlador Direct Memory Access (DMA), una memoria de
descriptor y el MAC de Ethernet.
• El subsistema Nios II que tiene la interfaz Ethernet que actúa como una puerta de enlace para las
comunicaciones entre FPGA en el sistema informático distribuido.
• Todos los periféricos están conectados al procesador Nios II a través de la interfaz mapeada en memoria de
Avalon.
• La interfaz de transmisión de Avalon se utiliza para conectar el DMA al controlador Ethernet.
Fuente: Shen, H., & Qiu, Q. (2011, July). An FPGA-based distributed computing system with power and thermal
management capabilities. In 2011 Proceedings of 20th International Conference on Computer Communications and
Networks (ICCCN) (pp. 1-6). IEEE.
RESPUESTA:
Diseño SoPC en las FPGAs

9. vasanza 9
18. (2%) Realizar el diagrama de circuito de hardware de un módulo de servocontrol, que cumpla con las
siguientes especificaciones:
1) El procesador central es EP1C12Q240, una serie de chips FPGA Cyclone producidos por Altera Company.
Principalmente completa la recepción de la entrada digital y la corrección de errores del módulo SDC del
módulo de detección de posición, recibe las instrucciones de control de posición y velocidad de la
computadora host, realiza la iteración de interpolación, completa el control PID de posición y velocidad,
cambia el control de entrada y salida, y se comunica con la computadora host.
2) Módulo SDC, que utiliza el convertidor digital de doble canal selsyn / resolutor M2S44RDC / SDC para
completar la extracción de posición y la conversión digital.
3) Módulo de comunicación de bus SPI, que utiliza un módulo de bus SPI personalizado dentro del FPGA para
comunicarse con la computadora host, para completar la interacción de información con la computadora host.
4) SRAM: se adopta el chip SRAM asíncrono de alta velocidad ISSI IS61LV25616AL con capacidad de 256K
* 16Bit. La señal de Word Enabler es independiente y puede operar en cada byte.
5) SDRAM: se adopta K4S32323232F de la compañía SAMSUNG, y su capacidad es de 2M * 32Bit.
6) FLASH: se adopta el Am29LV160D de AMD con una capacidad de 1M * 16Bit.
7) Módulo de control del bus: el controlador emite la señal del bus de datos. El chip de control de bus
SN74LVCC3245 se utiliza para el control de bus, que tiene las funciones de control de dirección, aislamiento
de señal y amplificación.
8) Interfaz AS: el dispositivo EPCS se programa directamente a través de la interfaz AS.
9) Interfaz JTAG: puede descargar la configuración a FPGA, programa de depuración, programa para Flash y
programa para dispositivo EPCS.
Referencia:
Lin, Y. (2019, March). Design of servo control system based on Nios soft core CPU. In IOP Conference Series: Earth
and Environmental Science (Vol. 242, No. 3, p. 032004). IOP Publishing.
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