Presentación del protoco de mi tema de tesis para obtener el grado de Maestria en Electrónica y Computación

1. Presentación de Protocolo y Avances de Tesis. DISEÑO DE UN SISTEMA EMBEBIDO BASADO EN UN MICROPROCESADOR SOFT-CORE CON DISPOSITIVOS RECONFIGURABLES. Ing. Alí Piña Rocha Directora: Dra. Susana Ortega C. Codirector: Dr. Juan J. Raygoza P. Línea de Sistemas Embebidos

2. Resumen Núcleos Personalizados Bus Común P Soft-Core 32 bits FPGA MEM Periféricos

4. Justificación del tema

5. Objetivos

6. Hipótesis

7. Metodología

8. Cronograma

11. Área de silicio ocupada

12. Bajo consumo

13. Tiempo de desarrollo muy largo

14. Riesgo de diseño grande

15. Nula flexibilidad de ajusteVentajas

17. Económicos

18. Procesamiento secuencial

19. Conjunto de instrucciones fijoVentajas

21. Consumo suficiente para la aplicación

23. Sistemas dentro de un Chip Programable SOPC

24. Sistema Embebido Firmware Hardware Software

25. Sistema dentro de un Chip Firmware Procesadores Soft-Cores IP CORES Hardware

26. Núcleos de propiedad intelectual “Permiten implentar SOPC en de dispositivos reconfigurables“

27. Micro-procesadores Soft-Cores Un P Soft-Core es un Microprocesador completamente descrito en software.

28. Núcleos personalizados de propiedad intelectual

29. Justificación

31. Telefonía

32. Reproductores de música

33. Sistemas militares

34. Aplicaciones médicas

35. Sistemas de navegación

36. Automotriz

37. Sistema de seguridad“Consiste en adquirir y acumular datos sobre el estado de un objeto y después controlar su operación”

38. Interfaz en un Sistema embebido

39. “Los ProcesadoresSoft-Coressólo utilizan las caracteristicas mínimas requeridas para una aplicación específica“

40. Objetivos

41. Objetivo General “Sistema embebido para aplicaciones en tratamiento de imágenes y video, además de reconocimiento de patrones utilizando núcleos personalizados”

42. Objetivos Particulares Construir núcleos con filtros para aplicaciones en imágenes. Construir un núcleo para la detección de contorno en imágenes. Construir un núcleo para el reconocimiento de patrones. Diseñar memorias para compartir registros físicos. Generar un bus OPB. Compilar y sintetizar un sistema embebido.

43. Hipótesis “Debido a la reconfigurabilidad modular de nuestro sistema, se acortará el tiempo en el desarrollo de aplicaciones donde el diseñador no sea un experto en implementaciones en hardware”

44. Metodología

45. Metodología de estudio Investigación y análisis de sistemas embebidos. Investigación y análisis de filtros en hardware. Investigación de algoritmos o diseño de redes neuronales en hardware.

46. Metodología de diseño Simulink con la herramienta Xilinx System Generator y Xilinx Platform Studio

47. Cronograma de actividades

48. Bibliografía utilizada

49. Bibliografía utilizada

50. Bibliografía utilizada

51. Avances

52. Bloque acelerador de video utilizando System Generator

53. Sensor de video

54. Bloque acelerador de video

55. Memoria Compartida

56. Estructura base

58. Estructura base integrada

59. Estructura base integrada

61. Implementación de una red neuronal recurrente mediante la utilización de bloques DSP con Xilinx System Generator, implementada en tiempo real enDispositivos reconfigurables

62. Estructura base con núcleo personalizado

63. Vector de pesos

64. Núcleo personalizado

65. Salidas de la neuronas

66. Bloque DSP48

67. Diagrama a bloques de un filtro

68. Bloque DSP48 Bloques embebidos DSP48 Bloques Lógicos Reconfigurables

69. Resultados de tiempo y ocupación

70. Trabajos presentados Congresos A. Piña Rocha, S. Ortega, J. Raygoza. “Tutorial de un bloque acelerador de video utilizando System Generator” . Congreso de Computación, Informática, Biomédica y Electrónica CONCIBE 2009. Guadalajara Jalisco, Octubre 2009. A. Piña Rocha, C. Chirino, S. Ortega, J. Raygoza. “Implementación de una red neuronal recurrente mediante la utilización de bloques DSP con Xilinx System Generator implementada en tiempo real en dispositivos reconfigurables”. SOMI XXIV, Memorias del Congreso ISBN: 978-607-02-0840-9. Octubre del 2009. ISBN 978-607-02-0840-9 Revistas A. Piña Rocha, S. Ortega, J. Raygoza. “Tutorial de un bloque acelerador de video utilizando System Generator” . Revista Digital, Científica y Tecnológica E-Gnosis ISSN 1665-5745, Aceptado, publicación pendiente. Talleres Impartidos “Introducción a los procesadores embebidos: Nios II de Altera”. Durante el Congreso de Computación, Informática, Biomédica y Electrónica CONCIBE 2009. Guadalajara Jalisco, Octubre 2009.

71. Gracias por su atención!!!!