El documento describe circuitos de conmutación formados por compuertas lógicas como AND, OR y NOT. Explica los niveles lógicos de la familia TTL y provee ejemplos de compuertas básicas y compuestas. También cubre el análisis de tiempos de propagación y presenta el lenguaje VHDL para describir circuitos digitales a nivel de hardware.

1. Circuitos de Conmutación
Prof. Luis Araujo
Sistemas Digitales
http://www.ing.ula.ve/~araujol/sd

2. Circuitos de Conmutación
• Formados por compuertas, que implementan las
operaciones lógicas (and, or y not).
• Señales eléctricas y valores lógicos, las tablas
definen con:
– Voltaje Alto (H)
– Voltaje Bajo (L)
• El diseñador decide:
Lógica 1  H Lógica 1  L Lógica
Positiva 0  L Negativa 0  H Mixta

3. Niveles lógicos de la familia TTL

4. Compuertas Básicas:
A B Z A B Z A Z
L L L L L L L H
L H L L H H H L
H L L H L H
H H H H H H
A N D
A
B
Z
A
B
Z A Z
O R N O T

5. Ejemplo:
B
C
D
A
Z
DCBADCBAZ ⋅⋅+=),,,(

6. Compuertas Adicionales
N A N D
A
B
Z
A
B
Z
A
B
Z
N O R X O R
A B Z A B Z A B Z
L L H L L H L L L
L H H L H L L H H
H L H H L L H L H
H H L H H L H H L

7. Ejemplo:
Z
A
B
C
D
[ ]DCBCBA
DCBCBADCBAZ
+⊕⋅⊕⋅
=+⊕+⊕⋅=
)()(
)()(),,,(

8. Compuertas Duales

9. Ejemplo:
B
C
A
Z
CBAlZ
CBACBAhZ
⋅⋅=
++=⋅⋅=
.
.

10. Generando compuertas básicas con
compuertas NAND
A
N O T
A
A
A N D
A B
B
A
O R
A + B
B

11. Ejemplo:
Z
A
B
C
D
E
Z
A
B
C
D
E

12. Familia TTL
1
2
3
4
5
6
7
1 4
1 3
1 2
1 1
1 0
9
8G N D
V C C
7 4 0 0
1
2
3
4
5
6
7
1 4
1 3
1 2
1 1
1 0
9
8G N D
V C C
7 4 0 2
1
2
3
4
5
6
7
1 4
1 3
1 2
1 1
1 0
9
8G N D
V C C
7 4 0 4
1
2
3
4
5
6
7
1 4
1 3
1 2
1 1
1 0
9
8G N D
V C C
7 4 1 0
1
2
3
4
5
6
7
1 4
1 3
1 2
1 1
1 0
9
8G N D
V C C
7 4 1 1
1
2
3
4
5
6
7
1 4
1 3
1 2
1 1
1 0
9
8G N D
V C C
7 4 2 0
1
2
3
4
5
6
7
1 4
1 3
1 2
1 1
1 0
9
8G N D
V C C
7 4 2 1
1
2
3
4
5
6
7
1 4
1 3
1 2
1 1
1 0
9
8G N D
V C C
7 4 3 0
1
2
3
4
5
6
7
1 4
1 3
1 2
1 1
1 0
9
8G N D
V C C
7 4 3 2
1
2
3
4
5
6
7
1 4
1 3
1 2
1 1
1 0
9
8G N D
V C C
7 4 0 8

13. Análisis de Tiempo
A
A
Z
Z
B
B
tp lh tp h l
2
tphltplh
tp
+
=

14. Ejemplo:
B
C
D
A
Z
t p t p t p t p
4 t p

15. Lenguaje de Descripción de Hardware
VHDL
library IEEE;
use IEEE.std_logic_1164.all;
entity funcZ is
port ( A, B, C, D : in STD_LOGIC;
Z : out STD_LOGIC
);
end funcZ;
architecture funcZ_arch of funcZ is
begin
Z <= not( A or (B and C) ) and D;
end funcZ_arch;
B
C
D
A
Z