Caracterización y simulación de un receptor inalámbrico a 915 MHz
Estudio de la influencia del encapsulado en un LNA para UWB
1. Escuela de Ingeniería de Telecomunicación y Electrónica
Estudio de la influencia del encapsulado
en un LNA para UWB
Autor: D. Krisnaya Orbaiceta Ezcurra Tutores: Dr. Francisco Javier del Pino Suárez
Titulación: Sistemas Electrónicos Dr. Sunil Lalchand Khemchandani
Fecha: Junio de 2012
4. INTRODUCCIÓN
INTRODUCCIÓN
OBJETIVOS
ESTRUCTURA DEL LNA UTILIZADO 4
5. INTRODUCCIÓN
Redes Inalámbricas de Área Personal (WPAN)
Hasta 250 kbps
Bandas ISM (2.45 GHz)
Hasta 24 Mbps 79 canales 1 MHz
Velocidades de transmisión de hasta 400-500 Mbps
INTRODUCCIÓN
OBJETIVOS
ESTRUCTURA DEL LNA UTILIZADO 5
6. ESTÁNDAR ECMA-368 Ó ISO/IEC 26907
CARACTERÍSTICAS DEL ESTANDAR
• ESPECTRO DE 3,1 A 10,6 GHz
• EN 14 BANDAS DE 528 MHz
• MODULACIÓN QPSK-OFDM 128
• TASA DE DATOS DE 53,3 A 480 MBPS
• FRECUENCIA CENTRAL DE LA BANDA = 2904+528*NB, NB=1...14 (MHz)
INTRODUCCIÓN
OBJETIVOS
ESTRUCTURA DEL LNA UTILIZADO 6
7. INTRODUCCIÓN
DIAGRAMA RX/TX DE UWB
INTERRUPTOR LNA CAG CAD
RX/TX
FILTRO FI
BANDA BASE
SINTETIZADOR MAC
FILTRO
INICIAL
AP CDA
FILTRO FI
INTRODUCCIÓN
OBJETIVOS
ESTRUCTURA DEL LNA UTILIZADO 7
8. INTRODUCCIÓN
PROTECCIÓN DEL ENCAPSULADO
Protección
Protección
ambiental Temperatura
mecánica estable
Circuito sobre oblea Protección Encapsulado
INTRODUCCIÓN
OBJETIVOS
ESTRUCTURA DEL LNA UTILIZADO 8
10. OBJETIVOS
• ESTUDIO DE LA INFLUENCIA DEL ENCAPSULADO SOBRE UN
LNA REALIMENTADO DE ULTRA BANDA ANCHA PARA UWB
(ESTÁNDAR ECMA-368 Ó ISO/IEC 26907 ) .
INTRODUCCIÓN
OBJETIVOS
ESTRUCTURA DEL LNA UTILIZADO 10
14. ESTUDIO Y MODELADO DEL ENCAPSULADO
FUNCIONES DEL ENCAPSULADO
• SUMINISTRA PROTECCIÓN
• MECÁNICA
• AMBIENTAL
• MANTIENE LA TEMPERATURA DEL CHIP DENTRO DE UN RANGO
ESTUDIO Y MODELADO DEL ENCAPSULADO
14
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
15. ESTUDIO Y MODELADO DEL ENCAPSULADO
CLASIFICACIÓN DE LOS ENCAPSULADOS
•POR EL TIPO DE MATERIAL DE CONSTRUCCIÓN
PLÁSTICOS
CERÁMICOS
• FORMA DE FIJAR EL ENCAPSULADO A LA PCB
ENCAPSULADOS DE INSERCIÓN
ENCAPSULADOS DE MONTAJE SUPERFICIAL
ESTUDIO Y MODELADO DEL ENCAPSULADO
15
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
16. ESTUDIO Y MODELADO DEL ENCAPSULADO
CLASIFICACIÓN DE LOS ENCAPSULADOS
• ENCAPSULADOS DE INSERCIÓN: SUS PINES ATRAVIESAN LA PLACA PCB (PRINTED
CIRCUIT BOARD)
Pin de inserción
PCB
• ENCAPSULADOS DE INSERCIÓN DIVIDIDOS POR SUS CARACTERÍSTICAS FÍSICAS
PINES A UN SOLO LADO PINES A AMBOS TIPO MATRIZ SIN PINES
LADOS
DESIGNACIÓN (SIP, ZIP) (PGA) (LCC, PLCC)
(Single In-Line Package, (DIP) (Pin grid array) (Leadless chip carrier)
Zigzag In-Line Package) (Dual In-Line Package)
FIGURA
ESTUDIO Y MODELADO DEL ENCAPSULADO
16
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
17. ESTUDIO Y MODELADO DEL ENCAPSULADO
CLASIFICACIÓN DE LOS ENCAPSULADOS
• ENCAPSULADOS DE MONTAJE SUPERFICIAL O SMD
Pin tipo "Gull-wing" o "ala
de gaviota" Pin tipo "Leadless"
("Internos")
PCB PCB
Pine tipo "J-lead"
Pin tipo "BGA"
PCB PCB
• ENCAPSULADOS SMD DIVIDIDOS POR TIPO DE PATILLA
TIPO GULL-WING TIPO J-LEAD LEADLESS CHIP CARRIER TIPO MATRIZ
PINES A DOS LADOS (SOP, TSOP) PINES A DOS LADOS (SOJ) PINES A DOS LADOS (DFN) (BGA, SPGA)
(Small Outline Package, Thin Small Outline (Small Outline J-Lead) (Dual Flat No-Lead)
DESIGNACIÓN Package) (Ball Grid Array, Staggered
PINES A CUATRO LADOS (QFJ) PINES A CUATRO LADOS (QFN) pin grid array)
PINES ACUATRO LADOS (QFP, TQFP) (Quad Flat J-Lead) (Quad Flat No-Lead Package)
(Quad Flat Package, Thin Quad Flat Package)
FIGURA
ESTUDIO Y MODELADO DEL ENCAPSULADO
17
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
18. ESTUDIO Y MODELADO DEL ENCAPSULADO
INTERCONEXIÓN ENTRE EL ENCAPSULADO Y EL CHIP
• PARA REALIZAR LA UNIÓN EXISTEN TRES TÉCNICAS O MÉTODOS
WIRE-BONDING
TAB “TAPE AUTOMATIC BONDING”
FLIP-CHIP
ESTUDIO Y MODELADO DEL ENCAPSULADO
18
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
19. ESTUDIO Y MODELADO DEL ENCAPSULADO
INTERCONEXIÓN ENTRE EL ENCAPSULADO Y EL CHIP
• WIRE-BONDING
• UNIÓN DE LOS PADS CON LOS PINES A TRAVÉS DE UN HILO CONDUCTOR DELGADO (ORO O
ALUMINIO)
• SE REALIZA APLICANDO ULTRASONIDOS Y CALOR
• LA UNIÓN DEBE SER FUERTE MECÁNICAMENTE Y HOMOGENEA
Hilo conductor
Bondpin
Bondpad
CHIP
SUSTRATO
ENCAPSULADO
ESTUDIO Y MODELADO DEL ENCAPSULADO
19
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
20. ESTUDIO Y MODELADO DEL ENCAPSULADO
INTERCONEXIÓN ENTRE EL ENCAPSULADO Y EL CHIP
• TAB “TAPE AUTOMATIC BONDING”
• UNIÓN DE LOS PADS Y LOS PINES MEDIANTE UNAS DELGADAS PISTAS DE METAL DEPOSITADAS EN
UNA CINTA DE POLÍMERO
BUMP
• FLIP-CHIP
• EL CHIP SE SUELDA DIRECTAMENTE A UNAS PISTAS CONDUCTORAS (EN EL SUSTRATO LAMINADO)
MEDIANTE BUMPS QUE SE DEPOSITAN SOBRE LAS OBLEAS EN SUS ETAPAS FINALES
Bump
CHIP
SUSTRATO
PCB
ESTUDIO Y MODELADO DEL ENCAPSULADO
20
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
21. ESTUDIO Y MODELADO DEL ENCAPSULADO
FACTORES PARA UNA BUENA ELECCIÓN DEL ENCAPSULADO
• HAY QUE ESCOGERLO DEPENDIENDO DE LA APLICACIÓN A LA QUE VA DESTINADO
• TAMAÑO DEL CHIP
• NÚMERO DE PINES
• DISIPACIÓN DEL CALOR QUE DEBE POSEER EL CHIP
• FRECUENCIA DE FUNCIONAMIENTO
• MATERIAL DEL ENCAPSULADO (PLÁSTICO O CERÁMICO)
• INTERCONEXIÓN ENTRE EL CHIP Y EL ENCAPSULADO (WIRE-BONDING, FLIP-CHIP, TAB)
• INTERCONEXIÓN ENTRE EL ENCAPSULADO Y LA PCB (INSERCIÓN O SMD)
• GEOMETRÍA (FOOTPRINT) DEL ENCAPSULADO SEGÚN LOS ESTÁNDARES
• PRODUCCIÓN EN SERIE
• COSTE
ESTUDIO Y MODELADO DEL ENCAPSULADO
21
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
22. ESTUDIO Y MODELADO DEL ENCAPSULADO
CARACTERÍSTICAS DEL QFN16
• EL QFN EMPLEADO (PARA EL LNA) ES DE 16 PATILLAS, DE 5X5 mm DE LADO Y UNA ALTURA DE 0,8 mm
• LAS PATILLAS SON DEL TIPO LEADLESS (SIN PINES)
• EN LA PARTE INFERIOR POSEE UN PLANO PARA CONECTARLO A MASA QUE A SU VEZ NOS INDICA
CUAL ES LA PATILLA 1 MEDIANTE UNA MARCA EN UNA DE SUS ESQUINAS
• EMPLEA EL MÉTODO DEL WIRE-BONDING
• EL ENCAPSULADO ES DE PLÁSTICO Y LO PROPORCIONA LA FUNDIDORA VIRTUAL EUROPRACTICE
ESTUDIO Y MODELADO DEL ENCAPSULADO
22
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
23. ESTUDIO Y MODELADO DEL ENCAPSULADO
REGLAS DE ENCAPSULADO (QFN)
• HAY UNAS REGLAS ESTABLECIDAS POR EL FABRICANTE EN LO QUE SE REFIERE A DISTANCIAS,
TAMAÑOS MÍNIMOS Y MÁXIMOS TANTO DE BONDPAD, BONDPINES Y DEL CONEXIONADO DE AMBOS
Bondpin Bondpad
ESTUDIO Y MODELADO DEL ENCAPSULADO
23
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
24. ESTUDIO Y MODELADO DEL ENCAPSULADO
PARTES DEL ENCAPSULADO CON EL CHIP
BONDWIRE BONDPAD DADO DE SI O CIRCUITO
BONDPIN
ENCAPSULADO
PIN PIN
PCB
VIA SUSTRATO PLANO PARA CONEXIÓN A GND
ESTUDIO Y MODELADO DEL ENCAPSULADO
24
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
25. ESTUDIO Y MODELADO DEL ENCAPSULADO
PARTES DEL ENCAPSULADO CON EL CHIP
BONDWIRE BONDPAD DADO DE SI O CIRCUITO
BONDPIN
ENCAPSULADO
PIN PIN
PCB
VIA SUSTRATO PLANO PARA CONEXIÓN A GND
ESTUDIO Y MODELADO DEL ENCAPSULADO
25
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
26. ESTUDIO Y MODELADO DEL ENCAPSULADO
SIMULADOR EM UTILIZADO
MOMENTUM: MÉTODO DE LOS MOMENTOS (MOM) 2.5D – BOBINAS, ELEMENTOS MULTICAPA…
EMPRO: MÉTODO DE LAS DIFERENCIAS FINITAS EN EL DOMINIO DEL TIEMPO (FDTD) 3D –
ANTENAS, ETC..
EMDS: MÉTODO DE LOS ELEMENTOS FINITOS (FEM) 3D – ENCAPSULADOS, BONDWIRES…
26
27. ESTUDIO Y MODELADO DEL ENCAPSULADO
MODELADO DEL QFN16 (SUSTRATO)
FREE SPACE
(open boundary)
CHIPSPACE
COND2 (2 um, PC, strip) - Cond2: Bonding start.
- Diel2: Silicon chip. Q
DIEL2 (Eps = 12.9, LossTan = 0.0016) F
- Bound: PC material to connect silicon
BOUND (PC, strip) chip substrate to "cond" when necessary. N
PCVIA3 (PC) X16 Upper QFN (Upper Lead)(Bonding end). 1
DIEL 6
PCVIA2 (PC) X16 Lowe QFN (Lower Lead at board level).
COND (43 um, PC, strip)
BOARD (500 um, Er = 4.7) BOARD FR4
- Cond: Top side layer.
- Board: Core material.
PCVIA1 (PC) PCVIA1 (PC)
- PCVIA1: GND vias.
- GND: Botton plane.
GND
PC: Perfect conductor.
ESTUDIO Y MODELADO DEL ENCAPSULADO
27
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
28. ESTUDIO Y MODELADO DEL ENCAPSULADO
MODELADO DEL QFN16 (SUSTRATO)
FREE SPACE
(open boundary)
CHIPSPACE
COND2 (2 um, PC, strip) - Cond2: Bonding start.
- Diel2: Silicon chip. Q
DIEL2 (Eps = 12.9, LossTan = 0.0016) F
- Bound: PC material to connect silicon
BOUND (PC, strip) chip substrate to "cond" when necessary. N
PCVIA3 (PC) X16 Upper QFN (Upper Lead)(Bonding end). 1
DIEL 6
PCVIA2 (PC) X16 Lowe QFN (Lower Lead at board level).
COND (43 um, PC, strip)
BOARD (500 um, Er = 4.7) BOARD FR4
- Cond: Top side layer.
- Board: Core material.
PCVIA1 (PC) PCVIA1 (PC)
- PCVIA1: GND vias.
- GND: Botton plane.
GND
PC: Perfect conductor.
ESTUDIO Y MODELADO DEL ENCAPSULADO
28
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
29. ESTUDIO Y MODELADO DEL ENCAPSULADO
MODELADO DEL QFN16 (SUSTRATO)
FREE SPACE
(open boundary)
CHIPSPACE
COND2 (2 um, PC, strip) - Cond2: Bonding start.
- Diel2: Silicon chip. Q
DIEL2 (Eps = 12.9, LossTan = 0.0016) F
- Bound: PC material to connect silicon
BOUND (PC, strip) chip substrate to "cond" when necessary. N
PCVIA3 (PC) X16 Upper QFN (Upper Lead)(Bonding end). 1
DIEL 6
PCVIA2 (PC) X16 Lowe QFN (Lower Lead at board level).
COND (43 um, PC, strip)
BOARD (500 um, Er = 4.7) BOARD FR4
- Cond: Top side layer.
- Board: Core material.
PCVIA1 (PC) PCVIA1 (PC)
- PCVIA1: GND vias.
- GND: Botton plane.
GND
PC: Perfect conductor.
ESTUDIO Y MODELADO DEL ENCAPSULADO
29
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
30. ESTUDIO Y MODELADO DEL ENCAPSULADO
MODELADO DEL QFN16 (SUSTRATO)
FREE SPACE
(open boundary)
CHIPSPACE
COND2 (2 um, PC, strip) - Cond2: Bonding start.
- Diel2: Silicon chip. Q
DIEL2 (Eps = 12.9, LossTan = 0.0016) F
- Bound: PC material to connect silicon
BOUND (PC, strip) chip substrate to "cond" when necessary. N
PCVIA3 (PC) X16 Upper QFN (Upper Lead)(Bonding end). 1
DIEL 6
PCVIA2 (PC) X16 Lowe QFN (Lower Lead at board level).
COND (43 um, PC, strip)
BOARD (500 um, Er = 4.7) BOARD FR4
- Cond: Top side layer.
- Board: Core material.
PCVIA1 (PC) PCVIA1 (PC)
- PCVIA1: GND vias.
- GND: Botton plane.
GND
PC: Perfect conductor.
ESTUDIO Y MODELADO DEL ENCAPSULADO
30
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
31. ESTUDIO Y MODELADO DEL ENCAPSULADO
MODELADO DEL QFN16 (LAYOUT)
ESTUDIO Y MODELADO DEL ENCAPSULADO
31
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
32. ESTUDIO Y MODELADO DEL ENCAPSULADO
MODELADO DEL QFN16 (LAYOUT)
Jedec Bondwire Shape Bondwire
ESTUDIO Y MODELADO DEL ENCAPSULADO
32
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
33. ESTUDIO Y MODELADO DEL ENCAPSULADO
MODELADO DEL QFN16 (LAYOUT)
ESTUDIO Y MODELADO DEL ENCAPSULADO
33
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
34. ESTUDIO Y MODELADO DEL ENCAPSULADO
ESTUDIO Y MODELADO DEL ENCAPSULADO
34
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
35. ESTUDIO Y MODELADO DEL ENCAPSULADO
ESTUDIO Y MODELADO DEL ENCAPSULADO
35
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
36. ESTUDIO Y MODELADO DEL ENCAPSULADO
SIMULACIONES (PINES Y BONDING)
• UNA VEZ CREADO EL SÍMBOLO, INSERTAMOS EL COMPONENTE (VISTA “LOOK ALIKE VIEW”) EN UN
NUEVO DISEÑO SCHEMATIC, AÑADIMOS LOS TERM (PORT IMPEDANCE TERMINATION) A 50Ω Y
SIMULAMOS LOS PARÁMETROS S Y LOS PARÁMETROS Y DE 0Hz A 15GHz
ESTUDIO Y MODELADO DEL ENCAPSULADO
36
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
37. ESTUDIO Y MODELADO DEL ENCAPSULADO
PROBLEMAS SURGIDOS DURANTE EL MODELADO
• MODELADO DEL SUSTRATO
• DISPOSICIÓN DEL BONDING VERTICAL
ESTUDIO Y MODELADO DEL ENCAPSULADO
37
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
39. INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
DESCRIPCIÓN DE LOS COMPONENTES
VCC
Pin+Bonding
PAD
LNA IN LNA OUT
Pin+Bonding
PAD_ESD LNA PAD_ESD
Pin+Bonding
PAD
GND
Pin+Bonding
ESTUDIO Y MODELADO DEL ENCAPSULADO
39
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
40. INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
SIMULACIONES
• LNA CON PADS DE ALIMENTACIÓN Y PINES+BONDING EN ALIMENTACIÓN Y ENTRADA LNA
20 16
LNA
14 LNA+ALIMENTACIÓN:PADS, PINESyBONDING
+ENTRADA:PINESyBONDING
15 12
10
S21 (dB)
NF (dB)
10 8
6
5 4
LNA
LNA+ALIMENTACIÓN:PADS, PINESyBONDING 2
+ENTRADA:PINESyBONDING
0 0
0,1 1 10 0,1 1 10
Frecuencia (GHz) Frecuencia (GHz)
10 10
LNA
5 LNA+ALIMENTACIÓN:PADS, PINESyBONDING
LNA
+ENTRADA:PINESyBONDING LNA+ALIMENTACIÓN:PADS, PINESyBONDING
0 0 +ENTRADA:PINESyBONDING
-5
-10 -10
S11 (dB)
S22(dB)
-15
-20
-20
-25
-30
-30
-35 -40
-40
-45 -50
0,1 1 10 0,1 1 10
Frecuencia (GHz) Frecuencia (GHz)
ESTUDIO Y MODELADO DEL ENCAPSULADO
40
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
41. INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
SIMULACIONES
• LNA CON PAD_ESD A LA ENTRADA, PADS Y PINES MÁS BONDING EN ALIMENTACIÓN Y ENTRADA
20 16
LNA
LNA+ALIMENTACION:PADS,PINESyBONDING
14 +ENTRADA:PINESyBONDING
LNA+ALIMENTACIÓN:PADS,PINESyBONDING
15 12 +ENTRADA:PINESyBONDING,PAD_ESD
10
S21 (dB)
NF (dB)
VCC 10 8
Pin+Bonding
6
LNA
PAD 5 LNA+ALIMENTACION:PADS,PINESyBONDING 4
+ENTRADA:PINESyBONDING
LNA+ALIMENTACIÓN:PADS,PINESyBONDING 2
+ENTRADA:PINESyBONDING,PAD_ESD
LNA IN PAD_ESD ETAPA 0 0
LNA
Pin+Bonding SIGUIENTE 0,1 1 10 0,1 1 10
Frecuencia (GHz) Frecuencia (GHz)
PAD
10 10
LNA+ALIMENTACION:PADS,PINESyBONDING LNA+ALIMENTACION:PADS,PINESyBONDING
5 +ENTRADA:PINESyBONDING +ENTRADA:PINESyBONDING
LNA+ALIMENTACIÓN:PADS,PINESyBONDING LNA+ALIMENTACIÓN:PADS,PINESyBONDING
GND 0 0 +ENTRADA:PINESyBONDING,PAD_ESD
+ENTRADA:PINESyBONDING,PAD_ESD
Pin+Bonding LNA LNA
-5
-10
-10
S11 (dB)
S22(dB)
-15
-20
-20
-25 -30
-30
-35 -40
-40
-45 -50
0,1 1 10 0,1 1 10
Frecuencia (GHz) Frecuencia (GHz)
ESTUDIO Y MODELADO DEL ENCAPSULADO
41
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
43. INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
SIMULACIONES
•EL PICO NO DESEADO APARECE CON EL PADS_ESD DE ENTRADA AL LNA Y EL PIN MÁS EL
BONDING DE ALIMENTACIÓN
VCC
PAD_ESD
ENTRADA A LNA_IN
+ SEÑAL
GND
ESTUDIO Y MODELADO DEL ENCAPSULADO
43
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
44. INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
SIMULACIONES
• LNA CON PADS, PADS_ESD Y PINES MÁS BONDING EN ALIMENTACIÓN, ENTRADA Y SALIDA
20 25
LNA
LNA+Encapsulado
10 20
0
NF (dB)
15
S21 (dB)
-10 10
VCC
Pin+Bonding
-20 5
LNA
LNA+Encapsulado
PAD
-30 0
0,1 1 10 0,1 1 10
Frecuencia (GHz) Frecuencia (GHz)
LNA IN PAD+ESD PAD+ESD
LNA OUT
LNA Pin+Bonding
Pin+Bonding
5 5
LNA
PAD LNA
0 LNA+Encapsulado 0 LNA+Encapsulado
-5 -5
GND -10 -10
Pin+Bonding
-15
S22 (dB)
S11 (dB)
-15
-20
-20
-25
-25
-30
-30 -35
-35 -40
-40 -45
0,1 1 10 0,1 1 10
Frecuencia (GHz) Frecuencia (GHz)
ESTUDIO Y MODELADO DEL ENCAPSULADO
44
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
45. INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
SOLUCIONES PROPUESTAS
• PARA SOLUCIONAR LOS PROBLEMAS ANTERIORES
MÚLTIPLES BONDINGS EN PARALELO
QUITAR LOS PADS_ESD O USAR OTROS QUE NO INFLUYAN
MODIFICAR LA BOBINA LEN DEL AMPLIFICADOR
ESTUDIO Y MODELADO DEL ENCAPSULADO
45
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
47. MEDIDAS
• PARA LLEVAR A CABO LAS MEDIDAS FUE NECESARIO REALIZAR UNA PCB
SUSTRATO (FR-4) APLICACIÓN LINECALC
T Hu
K
MSub
Pla n o m a sa s
Con d, Rou g h
MSUB
H MSub1
ER, MUR, SUBST H=1.538 mm
Er=4.84
Mur=1
Cond=4.1e7
Hu=3.9e+34 mil
T=35.00 um
TanD=0.019
Rough=0 mm
ESTUDIO Y MODELADO DEL ENCAPSULADO
47
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
48. MEDIDAS
• PISTAS UNA VEZ CALCULADAS Y SU LAYOUT
OBTENEMOS LOS PARÁMETROS S
ESTUDIO Y MODELADO DEL ENCAPSULADO
48
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
49. MEDIDAS
• LAYOUT FABRICACIÓN PCB • PCB CON LOS COMPONENTES SOLDADOS
ESTUDIO Y MODELADO DEL ENCAPSULADO
49
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
50. MEDIDAS
• EQUIPO DE MEDIDAS
1 FUENTE DE ALIMENTACIÓN HEWLETT PACKARD E3620A
1 ANALIZADOR DE REDES (VNA) AGILENT 8720E
KIT DE CALIBRACIÓN AGILENT 85052D 3.5MM
2 DC-BLOCK BLK-18
CABLES DE RF SUCOFLEX 104A
CODOS DE INTERCONEXIONADO
CABLES DE ALIMENTACIÓN Y ADAPTADORES SMA-BNC
ESTUDIO Y MODELADO DEL ENCAPSULADO
50
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
51. MEDIDAS
• PARÁMETROS S
VNA
RF WIRE RF WIRE
POWER SUPPLY
DC-BLOCK DC WIRES DC-BLOCK
PROBE GSG
GND VCC
GND
OUT
GND
IN
ESTUDIO Y MODELADO DEL ENCAPSULADO
51
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
52. MEDIDAS
• PARÁMETROS S21
20
15
10
5
0
S21 (dB)
-5
-10
-15
-20 Medida del S21
-25 Bonding Modelo ADS+Pistas PCB
Bonding Modelo Fabricante+Pistas PCB
-30
0,1 1 10
Frecuencia (GHz)
ESTUDIO Y MODELADO DEL ENCAPSULADO
52
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
54. MEDIDAS
• FACTORES QUE AFECTAN A LA MEDIDA
SUSTRATO DE LA PCB FR-4 NO ES EL MÁS INDICADO PARA CIRCUITOS RF
DESPERFECTOS DE FABRICACIÓN EN LAS PISTAS DE LA PCB
CONECTORES Y ESTAÑO DE LA SOLDADURA
CABLES Y LA FUENTE DE ALIMENTACIÓN
SEÑALES PARÁSITAS DE RF
PLL QUE COMPARTE SUSTRATO CON EL LNA
ESTUDIO Y MODELADO DEL ENCAPSULADO
54
INFLUENCIA DEL ENCAPSULADO SOBRE EL LNA
MEDIDAS
56. CONCLUSIONES
• SE HAN ADQUIRIDO LOS CONOCIMIENTOS BÁSICOS DE LOS SISTEMAS RF Y EL USO
DEL ADS Y CADENCE.
• SE HA APRENDIDO A SIMULAR CON EL SIMULADOR ELECTROMAGNÉTICO EMDS
• SE HA MODELADO EL BONDING Y EL PIN DEL ENCAPSULADO QFN16 EN ADS,
COMPROBANDO QUE EL MODELO OBTENIDO ES MEJOR QUE EL FACILITADO POR EL
FABRICANTE
• SE HA REALIZADO UNA PCB Y SE HA MEDIDO EN EL EN EL SERIVICIO DE ESTACIÓN
DE PUNTAS DEL IUMA , TENIENDO QUE APRENDER A UTILIZAR LOS DISTINTOS
INSTRUMENTOS DE MEDIDA
• SE HA COMPROBADO LA INFLUENCIA DEL ENCAPSULADO EN EL LNA
• SE ESTUDIARON LAS POSIBLES SOLUCIONES PARA EVITAR QUE EL ENCAPSULADO
AFECTE NEGATIVAMENTE AL LNA
56
CONCLUSIONES
PRESUPUESTO
57. CONCLUSIONES
UN LOGRO A DESTACAR ES QUE SE HA CONSEGUIDO
PUBLICAR UN ARTÍCULO DE CONGRESO
INTERNACIONAL BASADO EN ESTE TRABAJO.
EL TITULADO “ANALYSIS OF PACKAGE EFFECTS ON
AN UWB FEEDBACK LNA”
EN EL XXVI CONFERENCE ON DESIGN OF CIRCUITS
AND INTEGRATED SYSTEMS 2011 (NOVEMBER 2011,
ALBUFEIRA PORTUGAL)
EN EL QUE SE PRESENTARON LOS RESULTADOS
OBTENIDOS SOBRE LA INFLUENCIA DEL
ENCAPSULADO EN EL LNA PARA UWB
57
CONCLUSIONES
PRESUPUESTO
58. CONCLUSIONES
• LÍNEA FUTURA
• A LO LARGO DEL PROYECTO SE HAN PRESENTADO UNA SERIE DE INCONVENIENTES
QUE AFECTAN AL LNA A LA HORA DE ENCAPSULARLO
• ESTUDIO DE LAS POSIBLES SOLUCIONES PROPUESTAS
• IMPLEMENTACION DE LAS SOLUCIONES
58
CONCLUSIONES
PRESUPUESTO
60. PRESUPUESTO
DESCRIPCIÓN GASTOS
Costes de ingeniería 20.089,44 €
Costes de amortización 414,82 €
Costes de fabricación 3.567,80 €
Otros costes 174 €
PRESUPUESTO FINAL 24.246,06 €
TOTAL (I.G.I.C 5%) 25.458,36 €
60
CONCLUSIONES
PRESUPUESTO
61. Escuela de Ingeniería de Telecomunicación y Electrónica
Estudio de la influencia del encapsulado
en un LNA para UWB
Autor: D. Krisnaya Orbaiceta Ezcurra Tutores: Dr. Francisco Javier del Pino Suárez
Titulación: Sistemas Electrónicos Dr. Sunil Lalchand Khemchandani
Fecha: Junio de 2012