1. Tesis Doctoral
Sigma Delta (ΣΔ) Frequency Synthesizer for DVB-SH
Jesús Rubén Pulido Medina
Las Palmas de Gran Canaria - 28 de Junio de 2013
Directores:
Dr. Francisco Javier del Pino Suárez
Dr. Sunil Lalchand Khemchandani
Dr. Antonio Hernández Ballester
1

2. • Estructura de la Tesis
Introducción
Bloque 1
Objetivos
Estándar DVB-SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Bloque 2
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Filtro de Bucle
Simulación del Sistema
Bloque 3
Conclusiones
2

3. Introducción
3

4. Introducción
4

5. • Estructura de la Tesis
Introducción
Bloque 1
Objetivos
Estándar DVB-SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Bloque 2
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Filtro de Bucle
Simulación del Sistema
Bloque 3
Conclusiones
5

6. Objetivos
• Diseño de un sintetizador fraccional basado en un modulador Sigma Delta
para el estándar DVB-SH.
• Dicho sintetizador poseerá una frecuencia de referencia de 40 MHz.
N + ∆N
∆N
•La tecnología empleada será la suministrada por UMC 90nm.
6

7. • Estructura de la Tesis
Introducción
Bloque 1
Objetivos
Estándar DVB-SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Bloque 2
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Filtro de Bucle
Simulación del Sistema
Bloque 3
Conclusiones
7

8. Estándar DVB-SH
8

9. Estándar DVB-SH
S-Band
9

10. Receptor para DVB-SH
10

11. Sintetizador Sigma Delta para DVB-SH
11

12. • Estructura de la Tesis
Introducción
Bloque 1
Objetivos
Estándar DVB-SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Bloque 2
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Filtro de Bucle
Simulación del Sistema
Bloque 3
Conclusiones
12

13. Sintetizador Sigma Delta para DVB-SH
13

14. Especificaciones DVB-SH
Rango de frecuencias a
2.17 a 2.2 GHz
generar
Ruido de Fase
100 KHz
-83 dBc/Hz
1 MHz
-95 dBc/Hz
10 MHz
-101 dBc/Hz
14

15. Arquitectura del VCO
Vtune
Zin
BUFFER
Vout+
BUFFER
Vout-
TANQUE LC
M1
M1
M2
M2
15

16. Arquitectura del VCO
VCC
L/2
L/2
VOUT
VTUNE
CVAR/2
CVAR/2
Gm
io1
io2
V2
V1
id1
id2
M1
M2
M3
M4
ifb
V TAIL
-ifb
M TAIL
16

17. Diseño del circuito tanque
VCC
L/2
L/2
VOUT
VTUNE
CVAR/2
CVAR/2
Gm
io1
io2
V2
V1
id1
id2
M1
M2
M3
M4
ifb
V TAIL
-ifb
M TAIL
17

18. Diseño final del VCO
VCC
L/2
L/2
VOUT
V TUNE
CVAR/2
CVAR/2
C
M10
M6
M5
M1
VOUT+
M9
M8
M2
M3
M4
M TAIL
V OUT-
M7
18

19. Dimensionado de los componentes del VCO
M1 y M2
multiplicidad=20
M3 y M4
multiplicidad=30
M5 y M6
multiplicidad=8
M7 y M8
multiplicidad=8
M9
multiplicidad=10
M10
multiplicidad=14
Transistores
W=1 µm
L=200 nm
W=8 µm
L=360 nm
W=530 nm
L=100 nm
W=530 nm
L=100 nm
W=600 nm
L=250 nm
W=500 nm
L=100 nm
CVAR
CVAR/2
Tanque
3.824 pF
1.912 pF
L
2.3 nH con Q=14 a 2.2 GHz
L/2
1.15 nH con Q=14 a 2.2 GHz
C
1.364 pF
19

20. Layout del VCO
20

21. Zoom del layout del VCO
21

22. Simulaciones post-layout del VCO
75.0
Phase Noise(dBc/Hz)
50.0
25.0
0
Offset de 100 kHz
Offset de 1 MHz
-25.0
-50.0
M1 (1 .0 0 5M Hz,- 11 1 .5 dBc/H z)
-75.0
-85 dBc/Hz
-111.5 dBc/Hz
Offset de 5 MHz
-130 dBc/Hz
-100
-125
-150 0
10
101
102
103
104
105
106
107
Relative Frequency(Hz)
22

23. Simulaciones post-layout del VCO
2.25
DVB-SH Band
M0(0.748V,2.2GHz)
H
Frec(G z)
2.2
M1(0.838V,2.17GHz)
2.15
2.1
0.25
0.5
0.75
1
1.25
388
390
Vtune(V)
500
M0(464.2ps)
Vout(mV)
400
300
200
100
382
384
386
time(ns)
23

24. Medida del VCO
24

25. Medida del VCO
FUENTE DE ALIMENTACIÓN
25

26. Medida del VCO
26

27. Medida del VCO
Frecuencia Fundamental
Vtune (V)
P (dBm)
P corregida (dBm)
Frec (MHz)
0
-11,97
-10,87
1833
0,2
-11,92
-10,82
1829
0,4
-12,02
-10,92
1821
0,6
-11,87
-10,77
1803
0,8
-11,85
-10,75
1782
1
-11,94
-10,84
1739
1,2
-11,89
-10,79
1725
27

28. Medida del VCO
1840
Frecuencia (MHz)
1820
1800
1780
1760
1740
1720
0,0
0,2
0,4
0,6
0,8
1,0
1,2
Vtune (V)
28

29. Medida del VCO
Simulación
Medida
Frecuencia de Oscilación
2,24-1,95 GHz
1,83-1,72 GHz
Potencia de salida
-10,19 dBm
-10,87 dBm
Consumo de corriente
16.4 mA
16.8 mA
Consumo de potencia
(Vbias=1.2 V)
19,68 mW
20,16 mW
D1
M1
D2
29

30. Medida del VCO
30

31. Medida del VCO
Ruido de fase
promedio
Vtune = 0 V
Vtune = 1 V
Frec = 1833 MHz
Frec = 1739 MHz
100 KHz
-88.6 dBc/Hz
-84.62 dBc/Hz
-86,61 dBc/Hz
1 MHz
-114.34 dBc/Hz
-110.05 dBc/Hz
-112,19 dBc/Hz
5 MHz
-129 dBc/Hz
-122 dBc/Hz
-125,5 dBc/Hz
Desviación
Ruido de fase
del VCO
31

32. Medida del VCO
Ruido de fase promedio
Ruido de fase simulado
del VCO
del VCO
100 KHz
-86,61 dBc/Hz
-85 dBc/Hz
1 MHz
-112,19 dBc/Hz
-111.5 dBc/Hz
5 MHz
-125,5 dBc/Hz
-130 dBc/Hz
Desviación
Ruido de fase
32

33. • Estructura de la Tesis
Introducción
Bloque 1
Objetivos
Estándar DVB-SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Bloque 2
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Filtro de Bucle
Simulación del Sistema
Bloque 3
Conclusiones
33

34. Sintetizador Sigma Delta para DVB-SH
34

35. Divisor Rápido Convencional
RL
RL
RL
RL
Q
Q
CLK
CLK
VBIAS
IBIAS
CLK
CLK
I BIAS
V BIAS
35

36. Single Bias Latch
RL
RL
RL
RL
Q
Q
CLK
CL K
VBIAS
I BIAS
36

37. Vco + Divisor Rápido
37

38. Vco + Divisor Rápido (Zoom)
38

39. Simulaciones post-layout del VCO +Divisor
1.125
DVB-SH Band
M0(0.748V,1.1GHz)
Frec
Frec(GHz)
1.1
M1(0.838V,1.085GHz )
1.075
1. 05
0.25
0.5
0.75
1
1.25
60.0
62.5
Vtune(V)
1.25
Voltage(V)
1.00
0.75
M 0(95 0.1p s)
0.50
0.25
50.0
52.5
55.0
57.5
time(ns)
39

40. Simulaciones post-layout VCO + Divisor
75.0
Phase Noise(dBc/Hz)
50.0
25.0
0
Offset de 100 kHz
-117.1 dBc/Hz
Offset de 5 MHz
-50.0
-86 dBc/Hz
Offset de 1 MHz
-25.0
-136.2 dBc/Hz
M 1 (1. 05 M Hz,-1 1 7 .1 dB c/Hz)
-75.0
-100
-125
-150
100
101
102
103
104
105
106
107
Relative Frequency(Hz)
40

41. Medida del VCO + Divisor
41

42. Medida del VCO + Divisor
Frecuencia Fundamental
Vtune (V)
P (dBm)
P corregida (dBm)
Frec (MHz)
0
-9,84
-8,74
912
0,2
-9,72
-8,62
910
0,4
-9,68
-8,58
902
0,6
-9,71
-8,61
897
0,8
-9,65
-8,55
884
1
-9,54
-8,44
865
1,2
-9,62
-8,52
858
42

43. Medida del VCO +Divisor
920
Frecuencia (MHz)
910
900
890
880
870
860
850
0,0
0,2
0,4
0,6
0,8
1,0
1,2
Vtune (V)
43

44. Medida del VCO + Divisor
Simulación
Medida
Frecuencia de Oscilación
1120-975 MHz
912-858 MHz
Potencia de salida
-8,32 dBm
-8,74 dBm
Consumo de corriente
16,9 mA
17,1 mA
Consumo de potencia
(Vbias=1.2 V)
20,28 mW
20,52 mW
44

45. Medida del VCO + Divisor
Ruido de fase
medido
Ruido de fase
simulado
del VCO
del VCO
100 KHz
-75.91 dBc/Hz
-86 dBc/Hz
1 MHz
-102.04 dBc/Hz
-117.1 dBc/Hz
5 MHz
-121 dBc/Hz
-136.2 dBc/Hz
Desviación
Ruido de fase
45

46. Divisor Programable
46

47. Divisor Programable
47

48. Divisor Programable
48

49. Divisor Programable
49

50. • Estructura de la Tesis
Introducción
Bloque 1
Objetivos
Estándar DVB-SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Bloque 2
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Filtro de Bucle
Simulación del Sistema
Bloque 3
Conclusiones
50

51. Sintetizador Sigma Delta para DVB-SH
51

52. Modulador Sigma-Delta
fs
u(n)
x(n)
y(n)
_
DAC
Retardo de la señal
Filtro Paso Alto
52

53. Modulador Sigma-Delta
53

54. Modulador Sigma-Delta en Tiempo Discreto
Y (z) =
H (z)
1
U (z) +
E ( z ) = STF ( z )U ( z ) + NTF ( z ) E ( z )
1 + H (z)
1 + H (z)
FUNCIÓN DE TRANSFERENCIA
FUNCIÓN DE TRANSFERENCIA
PARA LA SEÑAL
PARA EL RUIDO
54

55. Modulador Sigma-Delta en Tiempo Continuo
Implementación del modulador con
circuitos en tiempo continuo:
• Circuitos LC
• Aumentar la frecuencia de
muestreo
• Integradores gm-C
• Integradores basados en Amplificadores
Operacionales
55

56. Modulador Sigma-Delta en Tiempo Continuo
DISEÑO TOTALMENTE EN EL DOMINIO ANALÓGICO
DISEÑO BASADO EN LA RESPUESTA INVARIANTE AL IMPULSO
56

57. Modulador Sigma‐Delta en Tiempo Continuo
n p ar
n im p ar pr im e ra eta pa re so n a do ra
n im pa r pr im e ra etapa in teg ra d or a
u(t)
b1
d2
a1
x1(t)
1/s
x2(t)
1/s
y(t)
xn(t)
an
a2
fbe
g
1
g
1
v(t)
dn
cn
1/s
c
c2
c
c1
a1
clk
bn+1
bn
b2
v(t)
v
(t)
v(t)
D/A
• CIFB (Integradores en cascada con realimentaciones)
(
g
)
• CIFF (Integradores en cascada con prealimentaciones)
• CRFB (Resonadores en cascada con realimentaciones)
• CRFF (Resonadores en cascada con prealimentaciones)
57

58. Modulador Sigma-Delta en Tiempo Continuo
58

59. Modulador Sigma-Delta en Tiempo Continuo
Modulador basado
en filtro biquad
Modulador basado
en la respuesta invariante
al impulso
59

60. Modulador Sigma-Delta en Tiempo Continuo
Modulador basado
en filtro biquad
Diseño basado en
metodología gm/ID
Modulador basado
en la respuesta invariante
al impulso
60

61. Diseño del Amplificador Operacional (OTA)
Ganancia
24 dB
Ancho de banda a 3dB
20 MHz
Ganancia por ancho de banda
289 MHz
Margen de Fase
84,78º
Slew Rate
550 V/µs
Tensión de salida máxima
1,01 V
Tensión de salida mínima
0,004 V
Potencia disipada
73,8 µW
Transconductancia
6 µS
61

62. Diseño del Comparador
62

63. Diseño del Preamplificador
VDD
M3
M5
M6
M4
Amplio ancho de banda
para conseguir grandes
velocidades
V+
M1
M2
V-
63

64. Diseño del Latch-Comparator
VDD
CLK
M7
M3
M4
M6
CLK
• Fase de Reset (CLk=0)
• M5 apagado
• M7, M3, M4 Y M6 resetean
los nodos de salida a VDD.
M8
M9
• Fase de Set (CLk=1)
VIN+
M2
M1
CLK
VIN-
• Una salida estará a VDD y la
otra a 0 según la tensión del
par diferencial de entrada
M5
64

65. Unión de Preamplificador + Latch-Comparator
65

66. Simulación de los moduladores ΣΔ
INTEGRADORES
FILTRO BIQUAD
SNR=18dB
SNR=21dB
Potencia disipada=1,84mW
Potencia disipada=636uW
66

67. Layout del modulador ΣΔ
67

68. Layout del modulador ΣΔ
SNR=18dB
68

69. Medida del modulador ΣΔ
69

70. Medida del modulador ΣΔ
70

71. Medida del modulador ΣΔ
71

72. Medida del modulador ΣΔ
Simulación
Medida
SNR
18 dB
14 dB
Consumo de
potencia
636 µW
728 µW
72

73. Problemas de estabilidad
INTEGRADORES LIMITADOS
40
20
0
Aparecen los mismos armónicos que en las
simulaciones a nivel de circuitos
Magnitud(dB)
-20
-40
-60
-80
-100
SNR=18.222663
-120
-140
-160
2
10
3
10
4
5
10
10
Frecuencia
6
10
7
10
73

74. Escalado de los coeficientes
• El método seguido para calcular los coeficientes, fija todas las ganancias de los integradores a 1 y no tiene
en cuenta el nivel de la señal de salida de cada integrador.
• Debe emplearse un método de escalado de estos coeficientes de forma que no se saturen los circuitos de
nuestro modulador y, además, preservar la NTF.
74

75. Escalado de los coeficientes
1. Poner el valor inicial para todos los factores de escalado a 1,
f1=f2=….fn=1.
2. Simular el modulador Sigma-Delta con los factores de escalado
fijados a 1.
3. El factor de escalado, fi, correspondiente a la simulación ith se calcula
siguiendo la siguiente expresión:
max(salida_i th _integrador)
fi =
deseada_i th _excursión_de_salida_del_integrador
4. Repetir los pasos 2 y 3 hasta que i sea igual al orden del modulador.
75

76. Escalado de los coeficientes
a1
a2
c1
c2
1
0.563
0.375
0.62
76

77. Escalado de los coeficientes
Los armónicos prácticamente
han desaparecido
SNR=42 dB
77

78. • Estructura de la Tesis
Introducción
Bloque 1
Objetivos
Estándar DVB-SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Bloque 2
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Filtro de Bucle
Simulación del Sistema
Bloque 3
Conclusiones
78

79. Sintetizador Sigma Delta para DVB-SH
79

80. Comparador Fase Frecuencia
Estado
D
U
00
0
0
01
0
1
10
1
0
80

81. Bomba de Carga
UP
DOWN
1
0
0
1
0
0
Descripción
IB inyecta corriente en CL
aumentando Vo
IB extrae corriente CL r
educiendo Vo
Ambos interruptores están
apagados y Vo no varía
81

82. Zona Muerta
82

83. Comparador Fase Frecuencia y Bomba de Carga
VDD
PM4
PM3
UP
ICP
DOWN
NM4
NM5
83

84. Comparador Fase Frecuencia y Bomba de Carga
84

85. Solución a la zona muerta
85

86. Layout del PFD + Bomba de Carga
86

87. Layout del PFD + Bomba de Carga
87

88. Layout del PFD + Bomba de Carga
88

89. • Estructura de la Tesis
Introducción
Bloque 1
Objetivos
Estándar DVB-SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Bloque 2
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Filtro de Bucle
Simulación del Sistema
Bloque 3
Conclusiones
89

90. Sintetizador Sigma Delta para DVB-SH
90

91. Filtro de Bucle
Rango de
frecuencias
Espaciado de
R2
canales
Salto máximo de
frecuencias (fstep)
Tiempo de
R1
C1
C3
C2
establecimiento (ts)
Precisión después
del tiempo de establecimiento
(fa)
Sensibilidad
del VCO (Kvco)
Corriente del bombeo
de carga (Icp)
2,17 a 2,2 GHz
1.7,5,6,7,8 MHz
30 MHz
500 µseg
1000 Hz
333 MHz/V
800 µA
91

92. Filtro de Bucle
600 Ω
200 Ω
23.7 nF
3.95 nF
237 nF
92

93. • Estructura de la Tesis
Introducción
Bloque 1
Objetivos
Estándar DVB-SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Bloque 2
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Filtro de Bucle
Simulación del Sistema
Bloque 3
Conclusiones
93

94. Simulación del Sistema
Simulación de la respuesta de bucle.
Simulación del ruido de fase.
Simulación de la respuesta transitoria.
94

95. Simulación de la respuesta de bucle
95

96. Simulación de la respuesta de bucle
Valores del Filtro de Bucle
Optimizados
Clpf1
15.4 nF
Rlpf1
285 Ω
Clpf2
212 nF
Rlpf2
720 Ω
Clpf3
2.9 nF
96

97. Simulación del Sistema
Simulación de la respuesta de bucle.
Simulación del ruido de fase.
Simulación de la respuesta transitoria.
97

98. Simulación del ruido de fase
Contribución al ruido del Filtro de Bucle.
Contribución al ruido del Comparador de Fase y
la Bomba de Carga.
Contribución al ruido del VCO.
Contribución de ruido del Divisor.
Contribución de ruido de la señal de referencia.
98

99. Contribución al ruido del Filtro de Bucle.
600 Ω
200 Ω
23.7 nF
3.95 nF
237 nF
Determinado por el valor de los componentes resistivos
del filtro.
99

100. Contribución al ruido del Comparador de Fase y la Bomba de
Carga.
PFD_INoise
1.775 fA/Hz
Id
800 µA
100

101. Contribución al ruido del VCO
75.0
Phase Noise(dBc/Hz)
50. 0
25.0
0
-25.0
-50. 0
M1 (1 .0 0 5M Hz,- 11 1 .5 dBc/H z)
-75.0
-100
-125
-150 0
10
101
102
103
104
Relative Frequency(Hz)
105
106
107
101

102. Contribución al ruido del Divisor
Ruido
Potencia (dBm)
Frecuencia
Noise Floor
-165
-
-10 db/dec
-160
1 KHz
-20 dB/dec
-1000
100 Hz
102

103. Contribución al ruido de la señal de referencia
Ruido
Potencia (dBm)
Frecuencia
Noise Floor
-165
-
-10 db/dec
-160
-20 dB/dec
Ruido
Potencia (dBm)
Frecuencia
100 KHz
Noise Floor
-165
-
-150
1 KHz
-10 db/dec
-160
1 KHz
-30 db/dec
-140
10 Hz
-20 dB/dec
-1000
100 Hz
-40 dB/dec
-1000
1
103

104. Simulación del ruido de fase
104

105. Simulación del ruido de fase
105

106. Simulación del ruido de fase
106

107. Simulación del ruido de fase
Frecuencia
Ruido de fase total
Especificaciones DVB-SH
1 KHz
-108 dBc/Hz
-69 dBc/Hz
10 KHz
-102 dBc/Hz
-74 dBc/Hz
100 KHz
-90 dBc/Hz
-83 dBc/Hz
1 MHz
-112 dBc/Hz
-95 dBc/Hz
10 MHz
-120 dBc/Hz
-101 dBc/Hz
107

108. Simulación del Sistema
Simulación de la respuesta de bucle.
Simulación del ruido de fase.
Simulación de la respuesta transitoria.
108

109. Simulación de la respuesta transistoria
N + ∆N
∆N
109

110. Simulación de la respuesta transistoria
110

111. Simulación de la respuesta transistoria
111

112. • Estructura de la Tesis
Introducción
Bloque 1
Objetivos
Estándar DVB-SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Bloque 2
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Filtro de Bucle
Simulación del Sistema
Bloque 3
Conclusiones
112

113. Conclusiones
• Desarrollo de un Sintetizador Fraccional basado en un modulador Sigma
Delta para redes inalámbricas según el estándar DVB-SH.
• Diseñado utilizando una tecnología CMOS suministrada por UMC 90 nm.
• Primer sintetizador que cumple con todos los requisitos de canalización
especificados por DVB-SH.
• Aportaciones a la comunidad científica internacional.
113

114. Contribuciones a Congresos y Revistas
•
Jonás Pérez, Nestor Barrera, Roberto Díaz, Rubén Pulido, Javier del Pino,
Sunil L. Khemchandani, Antonio Hernández, “A SiGe Front-End for a
Portable DVB-H Receiver”, XXII Design of Circuits and Integrated Systems
Conference, Sevilla 2007.
•
J. Arias, R. Pulido, H. Garcia, S.L. Khemchandani, J. del Pino, A. Hernandez,
“A DVB-H RF-VGA Based On Current Conveyors”, XXIV Design of Circuits
and Integrated Systems Conference, Zaragoza 2009.
•
R. Pulido. E. Ortega, D. Ramos, S. L. Khemchandani, J. del Pino, “A Low
Power LC-VCO and a Fast Divider
for DVB-SH Applications”, XXVII
Conference on Design of Circuits and Integrated Systems, Avignon, Francia
2012.
114

115. Contribuciones a Congresos y Revistas
•
G. Perez, S.L. Khemchandani, R. Diaz, R. Pulido, D. Ramos, J. del Pino, “A
Multiband LNA with Switched Loads and Wideband Input Impedance
Matching”, XXIV Design of Circuits and Integrated Systems Conference,
Zaragoza 2009.
•
H. Garcia-Vazquez, S. L. Khemchandani, R. Pulido, A. Goñi-Iturri and J. del
Pino, “A Wideband Active Feedback LNA with a Modified 3D Inductor”
Microwave and Optical Technology Letters, vol. 52, pp. 1561-1567, 2010.
•
R. Pulido Medina, E. Ortega García , S. L. Khemchandani, J. del Pino, “An
LC-VCO with Current Feedback and a Fast Divider for DVB-SH
Applications”, enviado a la revista Microwave and Optical Technology Letters
pendiente de aceptación.
115

116. Contribuciones a Revistas
•
Resolución del problema matemático B-1055 propuesto por G. C. Greubel
(Newport News, VA) en la revista “The Fibonacci Quaterly”, sección
“Diaphontine Equation But Fibonacci Solutions”, Agosto 2010.
•
S. L. Khemchandani, D. Ramos, H. García, R. Pulido, and J. Pino, “A Low
Voltage Folded Cascode LNA for Ultra-Wideband Applications” Microwave
and Optical Technology Letters, Vol. 52, No. 11, Noviembre 2010.
•
J. del Pino, Sunil L. Khemchandani, Roberto Díaz-Ortega, Rubén PulidoMedina and Hugo García-Vázquez, "On-Chip Inductors Optimization For
Ultra Wide Band Low Noise Amplifiers", Journal of Circuits, Systems and
Computers (World Scientific Publishing Company), vol. 20, no. 7, pp. 12311242, 2011.
116

117. Contribuciones a Congresos
•
R. Diaz, R. Pulido, A. Goñi Iturri, S. L. Khemchandani, B. Gonzalez and J. del
Pino, “A Fully Integrated Mixer in CMOS 0.35 µm Technology for 802.11a
WIFI Applications”, XIX Design Circuits and Integrated Systems Conference,
Burdeos, Francia 2004.
•
S. L. Khemchandani, R. Pulido, A. G.Iturri, R. Diaz, A. Hernández, J. del Pino,
“A fully integrated low-noise amplifier in SiGe 0.35 µm technology for 802.11a
WIFI applications”, SPIE - The International Society for Optical
Engineering’s - Microtechnologies for the New Millennium Design, Sevilla
2005.
•
H. García, R. Pulido, J. del Pino, S. L. Khemchandani, A. Goñi
and A.
Hernandez, “A 3-10 GHz SiGe LNA for Ultrawideband Applications”, XXI
Design of Circuits and Integrated Systems Conference, Barcelona 2006.
117

118. Contribuciones a Congresos
•
J. d. P. Suárez, S. L. Khemchandani, H. G. Vázquez, R. P. Medina, A. G. Iturri,
A. H. Ballester, “3-10 GHz ultrawide band SiGe LNA with wideband LC
matching network”, SPIE - The International Society for Optical
Engineering’s - Microtechnologies for the New Millennium Design, Gran
Canaria 2007.
•
Rubén Pulido, Hugo García, Javier del Pino, Sunil L. Khemchandani, Antonio
Hernández, “A Feedback Wideband LNA for UWB Applications”, XXII
Design of Circuits and Integrated Systems Conference, Sevilla 2007.
•
H. García, R. Pulido, R. Díaz, S. Khemchandani, A. Goñí, J. del Pino, “A
Feedback Wideband LNA with a modified 3D inductor for UWB
Applications”, XXIII Design of Circuits and Integrated Systems Conference,
Grenoble, Francia 2008.
118

119. Contribuciones a Congresos
•
S. Rosino-Rincón, D. Ramos-Valido, H. García-Vázquez, R. Pulido-Medina,
Sunil L. Khemchandani and J. del Pino, "A CMOS Low Voltage Folded
Cascode LNA for Wideband Applications", XXVII Design of Circuits and
Integrated Systems Conference, Avignon, Francia 2012.
119

120. Líneas futuras
• Encapsulado del sistema completo, uniendo todos los bloques diseñados.
• Placa de medida a la que se le pueda acoplar el filtro de bucle externo.
• Integración del sintetizador en un cabezal de recepción completo para
DVB-SH.
• Unión con el sistema de procesado digital en banda base.
• Diseño del transmisor del módulo de radiofrecuencia.
• Implementación del amplificador de potencia y su influencia en el resto
de la parte de RF.
120

121. Tesis Doctoral
Sigma Delta (ΣΔ) Frequency Synthesizer for DVB-SH
Jesús Rubén Pulido Medina
Las Palmas de Gran Canaria - 28 de Junio de 2013
Directores:
Dr. Francisco Javier del Pino Suárez
Dr. Sunil Lalchand Khemchandani
Dr. Antonio Hernández Ballester
121