Los mapas de Karnaugh son una herramienta para simplificar funciones booleanas que involucran múltiples variables, permitiendo reducir expresiones lógicas a términos mínimos mediante la agrupación de celdas adyacentes con valores verdaderos. El documento describe cómo usar mapas de Karnaugh para simplificar funciones de 2, 3, 4 y 5 variables.
Problema #1 (x%). El siguiente es un Sistema Digital que tiene las señales ‘A’,’ B’, ‘C’ y ‘D’ como entradas de un bit; por otro lado, la señal ‘Y’ es una salida de un bit tal como se muestra en la siguiente imagen:
El comportamiento de la señal de salida ‘Y’ en función de las señales de entrada, es descrito con el siguiente código VHDL:
Código GitHub:
https://github.com/vasanza/MSI-VHDL/blob/2021PAO1/ExamenParcial/ExamSD1_1.vhd
Realizar los siguientes desarrollos:
a) Usando mapas de karnaught y agrupamiento de minterms (SOP), simplificar la expresión booleana hasta obtener su minima expresión (x/2 %).
b) Utilizando puertas lógicas, graficar el circuito que represente a la ecuación simplificada en el literal anterior (x/2 %).
Problema #2 (x%). El siguiente es un Sistema Digital que tiene las señales ‘A’ y ‘B’ como entradas de dos bits; por otro lado, la señal ‘Y’ es una salida de dos bits tal como se muestra en la siguiente imagen:
El comportamiento de la señal de salida ‘Y’ en función de las señales de entrada, es descrito con el siguiente código VHDL:
Código GitHub:
https://github.com/vasanza/MSI-VHDL/blob/2021PAO1/ExamenParcial/ExamSD1_2.vhd
Realizar los siguientes desarrollos:
a) Usando mapas de karnaught y agrupamiento de minterms (SOP), simplificar la expresión booleana hasta obtener su minima expresión de Y(1) = f(A(1),A(0),B(1),B(0)) y Y(0) = f(A(1),A(0),B(1),B(0)) (x/2 %).
b) Indicar con sus propias palabras el funcioamiento que realiza el sistemas digital propuesto (x/2 %).
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https://vasanza.blogspot.com/
Problema #1 (x%). El siguiente es un Sistema Digital que tiene las señales ‘A’,’ B’, ‘C’ y ‘D’ como entradas de un bit; por otro lado, la señal ‘Y’ es una salida de un bit tal como se muestra en la siguiente imagen:
El comportamiento de la señal de salida ‘Y’ en función de las señales de entrada, es descrito con el siguiente código VHDL:
Código GitHub:
https://github.com/vasanza/MSI-VHDL/blob/2021PAO1/ExamenParcial/ExamSD1_1.vhd
Realizar los siguientes desarrollos:
a) Usando mapas de karnaught y agrupamiento de minterms (SOP), simplificar la expresión booleana hasta obtener su minima expresión (x/2 %).
b) Utilizando puertas lógicas, graficar el circuito que represente a la ecuación simplificada en el literal anterior (x/2 %).
Problema #2 (x%). El siguiente es un Sistema Digital que tiene las señales ‘A’ y ‘B’ como entradas de dos bits; por otro lado, la señal ‘Y’ es una salida de dos bits tal como se muestra en la siguiente imagen:
El comportamiento de la señal de salida ‘Y’ en función de las señales de entrada, es descrito con el siguiente código VHDL:
Código GitHub:
https://github.com/vasanza/MSI-VHDL/blob/2021PAO1/ExamenParcial/ExamSD1_2.vhd
Realizar los siguientes desarrollos:
a) Usando mapas de karnaught y agrupamiento de minterms (SOP), simplificar la expresión booleana hasta obtener su minima expresión de Y(1) = f(A(1),A(0),B(1),B(0)) y Y(0) = f(A(1),A(0),B(1),B(0)) (x/2 %).
b) Indicar con sus propias palabras el funcioamiento que realiza el sistemas digital propuesto (x/2 %).
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Algebra de Boole, Mapas de Karnaugh, Mecanización y Multiplexoralejandrovirgenvalle
Universalidad de las compuertas NAND y NOR, Reglas del Algebra Boolena, análisis de circuitos digitales (obtener la función lógica a partir del circuito digital), implementación de un circuito digital a partir de una función lógica, Simplificación a partir de mapas de Karnaugh, Multiplexores.
