U.M.S.A. ETN-601 Sistemas Digitales Decodificador 3 a 8 Aux. David Marza Herrera
Decodificador 3 a 8  74LS138  <ul><li>Diagrama Lógico </li></ul>
Decodificador 3 a 8  74LS138  <ul><li>Tabla de Verdad </li></ul>
Decodificador 3 a 8  Diseño Esquemático en Quartus II <ul><li>TIPO DE ARCHIVO </li></ul><ul><li>  Diagrama Esquemático </l...
Decodificador 3 a 8  Diseño Esquemático en Quartus II <ul><li>Diagrama Esquemático </li></ul>
Decodificador 3 a 8  Diseño Esquemático <ul><li>Simulación </li></ul><ul><li>Es necesario crear el </li></ul><ul><li>archi...
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Decodificador 3 a 8  Diseño Esquemático <ul><li>Simulación Funcional </li></ul><ul><li>Comprobar el funcionamiento corresp...
Decodificador 3 a 8  Diseño Esquemático <ul><li>Simulación Temporal </li></ul><ul><li>Para examinar la funcionalidad consi...
Decodificador 3 a 8  Diseño usando VHDL <ul><li>TIPO DE ARCHIVO </li></ul><ul><li>  VHDL </li></ul>
Decodificador 3 a 8  Diseño usando VHDL <ul><li>Funciones lógicas a partir del diagrama </li></ul>
Decodificador 3 a 8  Diseño usando VHDL <ul><li>Codigo  </li></ul><ul><li>en VHDL </li></ul><ul><li>Diseño  </li></ul><ul>...
Decodificador 3 a 8  Diseño  VHDL <ul><li>Simulación funcional </li></ul><ul><li>Para el diseño VHDL  usando el mismo vect...
Decodificador 3 a 8  Diseño usando VHDL <ul><li>Tabla de Verdad </li></ul>
Decodificador 3 a 8  Diseño usando VHDL <ul><li>Codigo  </li></ul><ul><li>en VHDL </li></ul><ul><li>Tabla de Verdad </li><...
Decodificador 3 a 8  Diseño  VHDL <ul><li>Simulación funcional </li></ul><ul><li>Para el diseño VHDL  </li></ul>
<ul><li>FIN DE LA PRESENTACION </li></ul><ul><li>GRACIAS POR SU ATENCION </li></ul>
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Etn 601

  1. 1. U.M.S.A. ETN-601 Sistemas Digitales Decodificador 3 a 8 Aux. David Marza Herrera
  2. 2. Decodificador 3 a 8 74LS138 <ul><li>Diagrama Lógico </li></ul>
  3. 3. Decodificador 3 a 8 74LS138 <ul><li>Tabla de Verdad </li></ul>
  4. 4. Decodificador 3 a 8 Diseño Esquemático en Quartus II <ul><li>TIPO DE ARCHIVO </li></ul><ul><li> Diagrama Esquemático </li></ul>
  5. 5. Decodificador 3 a 8 Diseño Esquemático en Quartus II <ul><li>Diagrama Esquemático </li></ul>
  6. 6. Decodificador 3 a 8 Diseño Esquemático <ul><li>Simulación </li></ul><ul><li>Es necesario crear el </li></ul><ul><li>archivo Vector de prueba </li></ul>
  7. 7. Decodificador 3 a 8 Diseño Esquemático <ul><li>Simulación </li></ul><ul><li>El vector debe ser una muestra representativa </li></ul>
  8. 8. Decodificador 3 a 8 Diseño Esquemático <ul><li>Tipos de Simulación </li></ul><ul><li>Funcional No toma en cuenta los retardos de propagación. </li></ul>
  9. 9. Decodificador 3 a 8 Diseño Esquemático <ul><li>Simulación Funcional </li></ul><ul><li>Comprobar el funcionamiento corresponde a su tabla de verdad </li></ul>
  10. 10. Decodificador 3 a 8 Diseño Esquemático <ul><li>Simulación Temporal </li></ul><ul><li>Para examinar la funcionalidad considerando retardos de propagación </li></ul>
  11. 11. Decodificador 3 a 8 Diseño usando VHDL <ul><li>TIPO DE ARCHIVO </li></ul><ul><li> VHDL </li></ul>
  12. 12. Decodificador 3 a 8 Diseño usando VHDL <ul><li>Funciones lógicas a partir del diagrama </li></ul>
  13. 13. Decodificador 3 a 8 Diseño usando VHDL <ul><li>Codigo </li></ul><ul><li>en VHDL </li></ul><ul><li>Diseño </li></ul><ul><li>estructurado </li></ul>LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY dec3a8s IS PORT( A0, A1, A2, E1, E2, E3 :IN STD_LOGIC; s1, s2, s3, s4, s5 :OUT STD_LOGIC; s6, s7, s8 :OUT STD_LOGIC); END dec3a8s; ARCHITECTURE decodific OF dec3a8s IS SIGNAL A0neg :STD_LOGIC; SIGNAL A1neg :STD_LOGIC; SIGNAL A2neg :STD_LOGIC; SIGNAL habilit :STD_LOGIC; BEGIN A0neg <= NOT A0; A1neg <= NOT A1; A2neg <= NOT A2; habilit <= NOT E1 AND NOT E2 AND E3; s1 <= NOT(habilit AND (A0neg AND A1neg AND A2neg)); s2 <= NOT(habilit AND (NOT A0neg AND A1neg AND A2neg)); s3 <= NOT(habilit AND (A0neg AND NOT A1neg AND A2neg)); s4 <= NOT(habilit AND (NOT A0neg AND NOT A1neg AND A2neg)); s5 <= NOT(habilit AND (A0neg AND A1neg AND NOT A2neg)); s6 <= NOT(habilit AND (NOT A0neg AND A1neg AND NOT A2neg)); s7 <= NOT(habilit AND (A0neg AND NOT A1neg AND NOT A2neg)); s8 <= NOT(habilit AND (NOT A0neg AND NOT A1neg AND NOT A2neg)); END decodific;
  14. 14. Decodificador 3 a 8 Diseño VHDL <ul><li>Simulación funcional </li></ul><ul><li>Para el diseño VHDL usando el mismo vector de prueba </li></ul>
  15. 15. Decodificador 3 a 8 Diseño usando VHDL <ul><li>Tabla de Verdad </li></ul>
  16. 16. Decodificador 3 a 8 Diseño usando VHDL <ul><li>Codigo </li></ul><ul><li>en VHDL </li></ul><ul><li>Tabla de Verdad </li></ul>ENTITY tabdeco3a8 IS PORT( a :IN BIT_VECTOR(2 DOWNTO 0); E3, E2, E1 :IN BIT; q :OUT BIT_VECTOR(7 DOWNTO 0)); END tabdeco3a8; ARCHITECTURE tabla OF tabdeco3a8 IS SIGNAL entradas :BIT_VECTOR(5 DOWNTO 0); BEGIN entradas <= E3 & E2 & E1 & a; WITH entradas SELECT q <= &quot;11111110&quot; WHEN &quot;100000&quot;, &quot;11111101&quot; WHEN &quot;100001&quot;, &quot;11111011&quot; WHEN &quot;100010&quot;, &quot;11110111&quot; WHEN &quot;100011&quot;, &quot;11101111&quot; WHEN &quot;100100&quot;, &quot;11011111&quot; WHEN &quot;100101&quot;, &quot;10111111&quot; WHEN &quot;100110&quot;, &quot;01111111&quot; WHEN &quot;100111&quot;, &quot;11111111&quot; WHEN OTHERS; END tabla;
  17. 17. Decodificador 3 a 8 Diseño VHDL <ul><li>Simulación funcional </li></ul><ul><li>Para el diseño VHDL </li></ul>
  18. 18. <ul><li>FIN DE LA PRESENTACION </li></ul><ul><li>GRACIAS POR SU ATENCION </li></ul>

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