1. SISTEMA PWM
Objetivos:
* Implementar un sistema PWM bajo el cual se realizará un control a un circuito de la
red.
* Establecer la adecuada cincronizació entre la red de entrada y la red de salida a traves del
contol de los diferentes anchos de
pulso.
* Analizar las diferentes etapas del sistema para el correcto coltrol de la red de
salida
* Utilizar etapas de comparacion para la generacion de las señales deseadas (pulsos de
difrente ancho)
El sistema total esta formado por:
Etapa 1: Circuito retificador
La sincronización con la red es fundamental en el diseño del PWM, esta se logra con el uso
de un transformador cuya señal de entrada es de 60HZ y al ser rectificada se obtiene una de
120Hz, y posteriormente detectando el cruce por cero de la señal sinusoidal.
En esta etapa se analizará la señal que entrega el transformador al someterla a un circuito
retificador de onda completa(Cto1).

2. Durante la parte positiva de Vi aplicado al primario del transformador, la red sigue su curso
a través de D1. D1 asume el equvalente de corto circuito (polarizado directamente) y D2 el
equvalente en circuito abierto (polarizado inversamente). La señal resultante es un semiciclo
positivo con una baja de tensión pico de 0.7 voltios; los cuales son retenidos por el diodo
(lo necesario para que entre en conduccón). Durante la parte negativa de Vi la red pasa a
traves de D2. D2 es polarizado directamente; mientras que D1 ahora, asume el equivalente
de circuito abierto. Nuevamente la señal resultante es un semiciclo positivo que entra al
nodo A con 0.7 voltios menos.
La Fig3. muestra dos periodos senosoidales con una amplitud de 14.7 Vp rectificados, que
son dirigidos a las etapas restantes a traves del nodo A mostrado en Cto1.
Etapa 2: Circuito comparador 1

3. Un circuito comparador como el mostrado en Cto2 acepta entradas de voltajes lineales(es
el caso de la fig3)y proporciona una salida digital que indica cuando una entrada es menor o
mayor que la segunda. Un circuito comparador basico puede representarse como el Cto2;
en el cual la salida (Dirigida hacia el nodo B a traves del A.O.) es una señal digital que se
mantiene en un nivel alto mientras la señal de entrada a traves del nodo A ( entrada
inversora (-) ) sea menor a un voltaje de refencia constante aplicado a la entrada no
inversora (+) . Para una señal que se dirija al A.O. a traves de la entrada no inversora, la
señal digital de salida siempre será un vivel alto mientras la señal de entrada sea mayor a un
voltaje de referencia aplicado en la entrada inversora.
En esta atapa del PWM tenemos:
 Vi = 14 Vp
 Vref = (12V*1K)/(11K+1K) = 1V
 Vp = 12 V
 Vn = -2V
Mientras que Vi sea menor que el nivel de Vref, la salida permanece en un nivel de volataje
alto (Vp+(-Vn)  12V +(-2V) ), donde Vn es necesario suministralo al A.O para bajar a cero el
origen del pulso que se obtiene en el nodo B del Cto2. Cuando la entrada Vi aumenta justo
arriba de Vref (+1V), la salida conmuta rápidamente hasta un nivel de voltaje bajo (0 v). De
este modo, la salida en bajo indica que la entrada es mayor que Vref (+1V). El caso
mencionado es para un Vi a traves de la entrada inversora y un Vref en la entrada no
inversora, el cual es observado en la Fig3.

4. El comportamiento de un comparador con las señales Vi y Vref intercanviadas lo veremos
con más detalle en la etapa del cuarto comparador.
Etapa 3: Circuito comparador 2
El funcionamiento de este circuito comparador es exactamente el mismo que el anterior. La
finalidad de esta etapa (Cto3) en el sistema PWM es conseguir un pulso en nivel alto en los
intervalos de tiempo donde fué cero en la señal que se optuvo en el nodo B (señal de la
Fig3). El objetivo de enviar estos pulsos más anchos presentes en el nodo C del Cto3 es
poder conseguir una señal diente de cierra que pueda entregar diferentes anchos de pulsos
(PWM) al circuito de vizualizacion(última etapa); puesto que con el ancho de los pulsos de la
Fig3 no se lograría cargar el condensador del integrador de la siguinte etapa, haciendo
imposible la formación de una señal diente de cierra.
En el nodo C se obtiene la señal mostrada en en la Fig 4. Para conseguir este intercambio de
niveles altos en el nodo C con respecto a la Fig3, el circuito comparador Cto3 debe
funcionar baja el mismo principio mencionado en la etapa anterior, esto es; mietras la señal

5. que está entrando (señal de la Fig3) es menor que el voltaje de referencia: Vref =
(12V*22K)/(22K+15K) = 7.13V se obtiene el nivel alto(aproximadamente 10V); de lo
contario la salida será 0 V. Como lo presenta la Fig4.
Etapa 4: Circuito integrador y estado de corte y
saturacion
En esta etapa del sistema PWM (Cto4), las señales a procesar son las mostradas en la Fig3 y
la Fig4. La primera entra a la base del transistor y la segunda al colector del transistor y el
circuito integrador (formado por el capacitor unido con la entrada no inversora y la salida
del A.P).
La polarizacion de la base hace que el transistor funcione en estado de corte y saturación ;
puesto que la señal que está recibiendo, o es un nivel alto, o es un nivel bajo. Cuando el
estado a traves de la base es un nivel bajo (0 voltios), la salida del transistor ( tomada entre
colector (Nodo D) y emisor (Nodo E) ) es la tension presente en el nodo D, es decir un nivel
alto igual a 10 voltios Aproximadamente; debido a que justo en este instante de tiempo, la
señal presente en este nodo es uno de los niveles altos de la Fig4. Cuando el estado a
traves de la base es un nivel alto (10 voltios aproxiamdamente de la Fig3), en la salida habrá
0 voltios.
Se colocó una relacion entre la resistencia de base y la resistencia de colector de 10:1
respectivamente, con el fin de conservar las relaciones entre las corrientes que fluyen a
traves de las terminalesdel transistor; esto es: IC=BIB y IE =IC + IB.

6. Por el lado del circuito integrador, El capacitor se caraga con la señal de la Fig4 y se
descarga a trvés de la señal entregada por las terminalesdel transistor justo un instante de
tiempo después. Esta constante carga y descaga del capacitor genera una señal diente de
cierra, la cual es la intragal de la señal retangular que esta entrando al nodo D. Esta señal
entragada en el nodo E (Diente de cierra) adquiere una ganancia debido al A.O.
Matematicamente la ganancia adquirida será:
La impedancia capacitiva puede expresarce como: Xc = 1/jwC = 1/sC
donde s = jw es la noatcion de Laplace.
La idea es hallar la ganancia; es decir G= Vo/Vi
Resolviendo para Vo/Vi se obtiene esto, I = Vi/R = Vo/Xc = Vo/(1/sC) = -sCVo, entonces
Vo/Vi = 1/(sCR) = G
Puesto que 1/s en el dominio del tiempo es Integral( Vi(t)dt
)
La respuesta entregada por el integrador es : Vo(t) = (1/CR)*Integral( Vi(t)dt )

7. Con el análisis anterior se deduce que la ganancia es (1/RC) y la respuesta a la señal de
entrada es la integral de la misma.
La Fig5 presenta la señal (rampa resaltada) que sale del nodo E del Cto4. Se observa
claramente los instantes de tiempo en los cuales se carga el condensador y los insta ntes de
tiempos en los cuales se descarga. Cave anotar que los instantes de tiempos en los que se
descarga, son los mismos en los que la señal de la fIg4 presentan un nivel alto.
La almplitud de la rampa es aproxiamdamente 1/(RC) = G del integrador.
Etapa 5: Circuito generador de diferentes anchos
de pulsos
En esta etapa del circuito, la señal diente de cierra entra a traves d nodo E para ser
comparada con un nivel de voltaje en la terminal inversora del A.O. Para este tipo de
comparador la señal a traves de la terminal no inversora se verá a la salida en forma de
pulsos sólo cuando sea mayor que el nivel que está en la terminal inversora, de lo contrario,
la salida será cero voltios.
La operación del Cto4 es la siguinte: El voltaje de referencia inicialmente esto todo sobre la
resistencia, lo que lleva a un nivel alto en la terminal no inversora (Aproxiamdamente 10 V).
este voltaje de referencia sobrepasa la amplitud de la señal diente de cierra, por lo tanto no
existe una comparacion inicial. Sólo hasta que se someta la fotoresistencia a la sombra,
empezará a caer en ella un nivel de tención que se incrementa a medida que la sombra
aumenta; en consecuencia el volatje de la terminal inversora empieza a disminuir,
entrandoce en un rango de voltaje inferior al de la señal diente de cierra. Este nivel de
voltaje se compara con el de la señal y el resultado son una serie de pulsos de diferentes
anchos debido a la pendiente que posee la señal.

8. La Fig6 muestra como se genera los pulsos con diferentes anchos a me dida que el nivel de
continua decrece en la terminal inversora del A.O (Aumenta la sonbra y por consiguinte el
nivel de voltaje en la fotoresistenci tambien aumenta). Los pulsos con diferentes anchos en
el primer diente de cierra de la Fig6 son los que se van a entragar en el nodo F
Etapa 6: Circuito de acople y vizualización
La función del Cto5 es es permitir el pasa de diferentes niveles de corrintes proporcionales
al ancho de los pulsos a la red eléctrica a traves de un acople.

9. Ene esta etapa el Mock induce las señales recibidas de los pulsos por medio de un led que
activa un gate interno de este mismo; la señal es recibida por el triack, el cual induce una
corriente proporcional a los anchos de los pulsos a la red electrica. El resultado es la
intensidad de la luz emitida por el bombillo que ilumina de acuerdo a los anchos de los
pulsos.
En general, el acople esde tipo óptico utilizando el optotriac (MOC3021), que aísla el circuito
de control del circuito de potencia. El elemento de potencia es un triac, este puede conducir
en los semiciclos negativo y positivo por lo tanto el voltaje en la resistencia limitadora (1.2K)
del Gate es muy bajo así la potencia disipada en la resistencia es baja (< 1mW).
Los siguintes resultados son obtenidos de las diferentes mediciones relaizadasen la
practica de laboratorio, la simulación y los analisis matematicos. Dichos resultados estaran
sustentados con las respectivas mediciones y con la teoría de sus difrentes principios de
funcionamiento.
Etapa # 1
Señal Análisis Mat Laboratorio Simulación % de error
Señal alterna (T1) 25.45 Vpp 29.4 Vpp 27.4 Vpp 13.43%
Señal retificada (D1,
D2)
12 Vp 14 Vp 13 Vp 14.28%
Etapa # 2
Voltaje Ref (+) 923 mV 980 mV 950 mV 5.81%
Señal
Comparada(A.O1)
12 V 11.3 11.7 V 6.19%
Etapa # 3
Voltaje Ref (+) 7.13 V 7.05 V 7.1 V 1.13%
Señal
Comparada(A.O2)
12 V 11.2 V 11.3 V 7.14%
Etapa # 4
Señal Rampa(A.O2) 8.33 V 7.3 V X 13.64%
Etapa # 5

10. Voltaje Ref1 (-) 9 V a 2 V 9.2 V a 2.7 V X X
Señal
Comparada(A.O4)
12 Vp 11.3 Vp X 6.19%
Gráficas simuladas
xV1: Señal de entrada V- del primer comparador.
xV2: Voltaje de referencia V+ Primer Comparador.
xV3: Señal de salida del comparador.
xV3: Señal de entrada V- del segundo comparador.
xV4: Voltaje de referencia V+ segundo Comparador.
xV5: Señal de salida del segundo comparador.
CONCLUSIONES

11. La sincronización entre la red y el sistema como tal debe ser estable y precisa para lograr el
buen control del objeto final de control.
El filtrado y amplificación de las señales en el circuito es un factor indespensable para el
buen funcionamiento del sistema.
Las ventajas que ofrece el triac sobre el SCR es la posibilidad del dominio sobre ambos
ciclos, con lo que se garantiza mayor control sobre la carga.
Es fundamental que la señal de referencia se mueva en el rango de la rampa (0 - 10V) para
evitar no linealidades.