Análisis de Viabilidad de Utilizar Convertidores de Corriente para la Fabricación de LNAs Integrados

Análisis de viabilidad de utilizar
Convertidores de Corriente para la
fabricación de LNAs integrados

Autor: Jonathan Arias Pérez Tutor: Francisco Javier del Pino Suárez

EUITT Sistemas Electrónicos Cotutor: Sunil Lalchand Khemchandani
ULPGC Junio de 2008
Proyecto Fin de Carrera

Índice
➥ Introducción
➥ Objetivos
BLOQUE 1 ➥ Convertidores de Corriente
➥ Características de los LNAs
➥ Tecnología SiGe 0,35 µm de AMS

➥ Diseño a nivel de esquemático
BLOQUE 2 ➥ Diseño a nivel de layout
➥ Medidas

➥ Conclusiones
BLOQUE 3 ➥ Presupuesto

Junio 2008 Jonathan Arias Pérez

Introducción


Introducción

ARQUITECTURA DE RECEPTORES:

➫ Arquitectura del receptor heterodino convencional

➫ Arquitectura del receptor de conversión directa

➫ Arquitectura del receptor de doble conversión
con IF de banda ancha

➫ Arquitectura del receptor con baja IF


Introducción
Receptor de doble conversión con IF
Receptor heterodino convencional de banda ancha

Receptor de conversión directa Receptor con baja IF


Introducción

Objetivos

✔ Comprobar la viabilidad de usar los convertidores
de corriente para la realización de un amplificador de
bajo ruido (LNA)

✔ Realización de un LNA basado en convertidores
de corriente y verificación de resultados


Convertidores de Corriente
Convertidor de Corriente: Dispositivo de cuatro terminales

Iy
Vy Y
Iz
C C Z Vz

Vx X
Ix

Existen varias versiones:
➲ Convertidores de Corriente de Primera Generación (CCI)
➲ Convertidores de corriente de Segunda Generación (CCII)
➲ Convertidores de Corriente de Segunda Generación
Controlables (CCCII)


Convertidores de Corriente de Primera Generación (CCI)

Iy
Vy Y
Iz iy 0 1 0 V y
C C Z Vz
vx 1 0 0 ix
Vx X
iz 0 1 0
Vz
Ix


+V cc

Q 8 Q 6
Q 7

Q 9 Q 10

Ejemplo de implementación: Y X Z

Q 2 Q 1

Q 4 Q 5
Q 3

V ss



Aplicaciones de los CCI

➢ Dispositivo de medida de corriente de banda ancha

➢ Convertidor de impedancia negativa (NIC)

➢ Buffer de corriente de alta velocidad


Convertidores de Corriente de Segunda Generación (CCII)

Iy
Vy Y iy Iz 0 0 0 V y
C C Z Vz
vx 1 0 0 ix
Vx X
Ix
iz 0 ±1 0 Vz



Ejemplo de implementación:

Vdd

M P2 M P1 M P3 M P4

C1 ID N 3
C2

Z
X M N 2 M N 1 Y
M N 3 M N 4

Ib


Aplicaciones de los CCII


Convertidores de Corriente de Segunda
Generación Controlables (CCCII)
Io

C C C II

iy 0 0 0 V y

vx 1 Rx 0 ix
Y
Z
Iy
C C II iz 0
Iz
1 0 Vz

Vy Vz

Rx

X
Vx
Ix



Circuito equivalente real

Io

β(s) α (s)
iy iy 0 0 iz 0 V y
Y Id eal C C II Z
vx β Rx 0 ix
iz 0 ±α 0
Vz
Zy
Vy Zz Vz

Zx

Ix
X

Vx



Ejemplo de implementación:
V +

M 5 M 6 M 7 M 8

Io

D 1
Z
Q 1 Q 2
D 2
Y
X

Q 3 Q 4
M 1 M 2 M 3 M 4

V-


Aplicaciones de los CCCII
Amplificador de tensión

Io 1 Io 2

C C C II+ C C C II+

in p u t Y1 1 Z1 X2 2 Z2
X1 Y2
V in ( t ) V o u t(t)

Vout Rx 2 Io1
GV = = =
Vin Rx1 Io 2


Amplificador de corriente

Io 1 Io 2

I in ( t )
C C C II+ C C C II+

Z1 1 X1 Y2 2 Z2 Io u t(t)
iz( t)
Y1 X2

Iout Rx1 Io 2
Gi = = =−
Iin Rx 2 Io1


Filtro Paso-Banda de Segundo Orden

Io 1 Io 2

C C C II+ C C C II+
C1
Y1 1 Z1 Y2 2 Z2
X1 X2
V in (t) C2 V o u t(t)

Vout Rx C1s
F ( s) = ( s) = 2
Vin 1 + Rx C1s + Rx C1C2 s 2


Características de los LNAs


➥ Topologías de LNAs más comunes

➥ LNA implementado con Convertidores de Corriente



☞ Topologías de LNAs más comunes

➲ Configuración emisor-común

➲ LNA de dos etapas

➲ LNA con realimentación negativa por transformador

➲ Configuración en base común

➲ LNA cascodo



Configuración emisor-común
V D D
V D D

I B IA S
R C

V 0

IC

R 2 R 1 IB L B

Q 2 Q 1

C

R S L E

+
V i
-



LNA de dos etapas V D D

R 1 R 2

C 1
R 3
V o

Q 2

V in Q 1

R 4

L e



LNA con realimentación negativa por transformador

L 2

L 1

V in Q 1

C 1

V D D



Configuración en base común
V D D

R C

V out

V base Q 1

R S
V in



LNA cascodo

V D D

L c

R R EF

V O U T

Q 2
C L

R 2 R B IA S L b
Q 3 Q 1

C

R S

L e
+
V in

-


☞ LNA implementado con CC

Estructura de amplificador de tensión usando Convertidores
de Corriente

Io 1 Io 2

C C C II+ C C C II+
Vout (t ) Io1
in p u t Y1 1 Z1 X2 2 Z2 GV = =
X1 Y2 Vin(t ) Io 2
V in ( t ) V o u t(t)
Ix 1 (t)



El esquema de CCCII usado es

V+

Io Io

Z

Q 1 Q 2

Y X

Io Io

V-


Si unimos los convertidores de corriente queda
V+

O UT
Io 1 Io 1 Io 2 Io 2
Z1 Z2

Q 11 Q 21 Q 22 Q 12

IN Y X1 X2 Y2

Io 1 Io 1 Io 2 Io 2

V-



Simplificando el circuito para obtener el mínimo número de
componentes posibles
V+

O UT
Io 1 Io 2
Z1

Q 21 Q 22 Q 12

IN X2

Io 1 Io 2

V-


Sustituyendo las fuentes de corrientes por espejos de corriente
queda el siguiente circuito
V+

M O UT M M
7 M 8 9 10

Io 1 Io 2
Q 21 Q 22 Q 12

IN

M 1 M 3 M 4 M 6
M M 5
2

V-


Tecnología SiGe 0,35 µm de AMS

4 metales y 2 polys
Thick Metal
Elementos pasivos
Transistores Bipolares
Transistores MOSFET


Elementos Pasivos

✔ Resistencias ✔ Condensadores ✔ Bobinas



✔ Transistores MOSFETs ✔ Transistores HBTs de SiGe


Índice
➥ Introducción
➥ Objetivos
BLOQUE 1 ➥ Convertidores de Corriente
➥ Características de los LNAs
➥ Tecnología SiGe 0,35 µm de AMS

➥ Diseño a nivel de esquemático
BLOQUE 2 ➥ Diseño a nivel de layout
➥ Medidas

➥ Conclusiones
BLOQUE 3 ➥ Presupuestos


Diseño a nivel de esquemático
Simulación Fuentes de Corriente Ideales

Seleccionar parámetros
Diseño a nivel
de esquemático
Simulación Fuentes de Corriente Reales

Seleccionar parámetros

Realización de layout
Diseño a nivel
de layout
Simulaciones Post-layout

Fabricación
Medidas
Medidas

➥ Simulación con Fuentes de Corriente Ideales

V d d = 1 .5 V

Io 1 Io 2

O U T

Q 1 Q 2 Q 3

C IN

Io 1 Io 2

V d d = - 1 .5 V



Valores de Io1 para Zin próxima a 50 Ω

Área Transistor Corriente Io1
(μm2) (μA)
24 560
20 560
m 1
m1 f q 50 M z
r = 0 .0 H
e 15 580
S1 )
( ,1

S1 ) .0 4 - 4 .9 8
( ,1=0 0 /1 1 7
io =5 0 0 0 0
1 6 .0 0 0
10
im e a c = Z * ( .9 4 j 0 )
pdne 0 0 9 - 0 5 .0 580
5 620
4 650
f q( 0 .0 H t 1 .0 G z
r 50 M z o 2 0 H )
e 3 700
2 800



Ganancia y Ancho de Banda para distintos valores de Io2 y de área
de los transistores bipolares

25 m1
m 1 m 4
20 f q 60 M z
r = 1 .0 H
e f q1 1G z
r = .8 0 H
e
m2 d ( C u =2 .2 9d ( C u =9 7
BA .o t 1 9 BA .o t .1 4
) )
15 m3 i2 0 0 0 0
=5 .0 0 0 i2 0 .0 0 0
=2 0 0 0 0
BA .o t
d ( C u)

m4
m6
5 m 2 m 5
10
m f q 1 1G z
r = .0 0 H
e f q2 1G z
r = .4 0 H
e
5 d ( C u =1 .1 9d ( C u =7 8
BA .o t 5 8 BA .o t .2 5
) )
i2 0 .0 0 0
=1 0 0 0 0 i2 5 .0 0 0
=2 0 0 0 0
0
m 3 m 6
-5 f q 1 1G z
r = .4 0 H
e f q3 1G z
r = .0 0 H
e
d ( C u =1 .6 6d ( C u =5 4
BA .o t 1 5 BA .o t .7 4
) )
17

18

19

11

21

i2 5 .0 0 0
=1 0 0 0 0 i2 0 .0 0 0
=3 0 0 0 0
E

E

E0
E

E0

f qH
r , z
e



Cálculo de la figura de ruido

12
m1 mPara menor NF:
4
10
f q1 5 G z
r = .0 0 H
e f q1 5 G z
r = .0 0 H
e
N m =2 6
F in .6 5 N m =3 8
F in .4 9
tm n o 2 0 0 0 m n o 0 0 0 0
a a y =2 .0 0 0 t a y =1 .0 0 0
a
8
m6 ✎ Io2
F in

m2 m 5
n( )
2
Nm
f

6 f q1 5 G z
r = .0 0 H
e f q1 5 G z
r = .0 0 H
e
m5 N m =2 4
F in .8 0 N m =4 0
F in .2 5
m
m4
3 tm n o 8 0 0 0 m n o .0 0 0
a a y =1 .0 0 0t a y =6 0 0 0
a
4 m2
1 ✎ Área
m3 m6
2
f q1 5 G z
r = .0 0 H
e
1 1 2 1 N m =3 9
E 0 E 0 F in .0 3
transistores
f q1 5 G z
r = .0 0 H
e
18
E 19
E N m =6 2
F in .3 1
f qH
r , z
e tm n o 4 0 0 0a a y =2 0 0 0
a a y =1 .0 0 0 tm n o .0 0 0


➥ Simulación con Fuentes de Corriente Reales
Se sustituyeron las fuentes de corrientes ideales por espejos de
corriente
V d d = 1 .5 V

M 7 M 8 M 9 M 10

Io 1 O U T

Q 2 Q 3 Io 2
Q 1

C IN

M 1 M 2 M 3 M 4 M 5 M 6

V d d = - 1 .5 V


Ganancia y Ancho de Banda para una variación de la L de los
transitores MOS

50 m1
m 1 m 4
40 f q 5 .0 M z
r = 0 0H
e f q 5 .0 M z
r = 0 0H
e
m
m2
3 d ( C u) 4 0 d ( C u) 5 8
BA .o t .3 7 BA .o t .1 0
=4 =2
m4
5
7
BA .o t

L .5 0 0
=0 0 0 0 L .0 0 0
=2 0 0 0
d ( C u)

30

20 m2 m5
f q 5 .0 M z
r = 0 0H
e f q 5 .0 M z
r = 0 0H
e
10 d ( C u) 8 1 d ( C u) 4 3
BA .o t .5 6 BA .o t .6 6
=2 =2
0
L .0 0 0
=1 0 0 0 L .5 0 0
=2 0 0 0
m3 m 7
-0
1 f q 5 .0 M z
r = 0 0H
e f q 5 .0 M z
r = 0 0H
e
18
E 19
E 1 1 2 1 BA .o t 6 3 d ( C u =2 .2 7
E 0 E d ( C u =2 .1 5 BA .o t 4 8
0 ) )
L .5 0 0
=1 0 0 0 L .0 0 0
=3 0 0 0
f qH
r , z
e

G
L
BW

Figura de ruido para una variación de la L de los transistores MOS

8
m1
7
f q 5 .0 M z
r = 0 0H
e
m1 N m =6 4
F in .1 7
6
L .5 0 0
=0 0 0 0
F in
n( )
2
Nm

m2
f

5
m2
4
f q 5 .0 M z
r = 0 0H
e
N m =4 4
F in .8 0
3
L .0 0 0
=3 0 0 0
18
E 19
E 11
E0

f qH
r , z
e

L NF


Conclusiones:
G
Disminución de área de los transistores bipolares BW
NF

G
Aumento de la corriente de polarización Io2 BW
NF

G
Aumento de la W de los transistores MOS BW
NF

G
Aumento de la L de los transistores MOS BW
NF

Conclusiones:
El circuito que se implementará en el layout es
V C
_D
SC
R6
V c .5V
d=1
F E T SD C R IN ER A E
U N E E O RE T E L S

p o4
ms p o4
ms p o4
ms
p o4
ms M5
P M6
P M7
P
M2P wt u
t =W m
o wt u
t =W m
o wt u
t =W m
o
wt u
t =W m
o w u
=W m w u
=W m w u
=W m
w u
=W m
I C
_D l u
=L m l u
=L m l u
=L m
l u
=L m n=1
g n=1
g n=1
g
SC
R8 n= 1
g
Ic o u d in otc=t
d=i 1 A r C nat da C natt
ri otc
n = d i C nat
rn ot =t
a c d i C nat
rn otc=t
a
a
su e ot t
or C n c=t
c a sucC nat
or otc=t
e sucC nat
ore otc =t
sucC n c t
ore ot t
a=
I C
_D
I rb
_Poe SC
R9
I rb
_Poe
I rb3
_Poe Ic u
d=i2 A
I rb2
_Poe

I re
_Pob
I re
_Po 1
b

nn2
p11 ot
u1
Q1 nn2
p11
a a *t ay
r =2 a no
e m Q2 nn2
p11
ae=tm no
ra a ay Q3
C ae=tm no
ra a ay
C
C 1 C2
C .0 F
=1 u C .0u
=1 F
Tr
em
Tr1
em V C
_A
SC
R7
Nm
u =1
Z 0O m
=5 h Vc V
a=1
Ni e e
o =ys
s Fe=f q
r r
q e
Tr
em
Tr2
em I rb
_Poe
Nm 2
u= I rb6
_Poe
Z 0O m
=5 h
Ni e e
o =ys
s

I rb
_Poe I re
_Pob
I rb4
_Poe I re
_Po 5
b

n o4
ms
M1
N5
wt u
t =W m
o n o4
ms n o4
ms n o4
ms
w u
=W m M1
N4 M1
N2 M5
N
l u
=L m wt u
t =W m
o n o4
ms wt u
t =W m
o w t Wu
t=
o m
n o4
ms M1
N3
M1
N6 n=1
g w u
=W m w u
=W m w u
=W m
l u
=L m w tW u
t=
o m l u
=L m lL m
= u
wt u
t =W m
o da C n c=t
ri ot t
n a
sucC nat
or otc
e =t n=1
g w u
=W m n= 1
g n=1
g
w u
=W m
d i C nat
rn ot =t
a c l u
=L m d in otc=t
r C nat
a da C nat
rn otc=t
i
l u
=L m n=1
g
sucC n c=t
ore ot t
a sucC nat
or otc=t
e su e otc=t
or C nat
c
n=1
g da C nat
rn otc=t
i
da C nat
r ot =t
in c
su e otc=t
or C nat
c
sucC nat
or otc
e =t

V C
_D
SC
R5
Vc 1 V
d=- .5

Tamaño de los transistores BJT es de 10 μm2, excepto el Q1 que es de
20 μm2, la W de los transistores MOS es de 20 μm y la L tiene un valor
de 1 μm

Resultados:
El resultado de la simulación para Io1=600µA e Io2=50μA

m4 8.0
7.5
m2
2.0
0
f q1 1 G z
r = .0 0 H
e
E q e ac o D 1

7.0
n( ) .9 5
f =4 6
2
s u m t _A S

1.0
5 6.5

F in
6.0

f)
Nm
n2
ic

(
1.0
0
5.5 m2
5.0
m3 m3
m4 4.5
5.0
f q2 1G z
r = .0 0 H
e 4.0 f q1 1 G z
r = .0 0 H
e
E q e ac o D 1 0 3
s u m t _A S =2 .4 0
ic 3.5
N m =4 6
F in .2 4
0.0
17
E 18
E 19
E 11
E0
17
E 18
E 19
E 11
E0
f qH
r , z
e
f qH
r , z
e

Ganancia Figura de Ruido


Resultados:
m 1 m 7
f q 6 .0 M z
r = 00H
e f q 1 .0 M z
r = 00H
e
S1 ) .0 6/1 8 2
( ,1=0 2 - 7 .7 0 S2 ) .8 4/0 4
( ,2=0 1 - .0 6
im e a c = Z * ( .9 9-j 0 )
p d ne 0 0 4 0 1 .0 im e a c = Z * ( .7 4-j 3 )
p d ne 0 9 7 0 8 .0

m7
m1

S2 )
( ,2
S1 )
( ,1

f q 1 .0 M zo1 .0 G z
r ( 0 0 H t 0 0 H)
e
f q( 0 0 H t 1 .0 G z
r 1 .0 M zo 0 0 H )
e

Adaptación de entrada Adaptación de Salida

Resultados:

0
d mm ( o t1 })
B ( ixv u,{ ,0)

-0
1

-0
2

-0
3
P1dB = -19 dBm
-0
4

-0
5

-0
6
-0
5 -5
4 -0
4 -5
3 -0
3 -5
2 -0
2 -5
1 -0
1

R _p r
F w

P1dB - IIP3 = -9.6 dBm IIP3 = -9.4 dBm


Diseño a nivel de layout
Realización del layout

✔ Componentes colocados intentando conseguir la mayor
simetría posible

✔ Conexiones entre transistores espejos de corriente se
realizó aprovechando las diferentes capas de metal y
luego se ha rodeado con un anillo de guarda


En primer lugar se han colocado los transistores que
forman los espejos de corriente

Transistores PMOS Transistores NMOS


Siguiente paso es colocar los transistores BJT en el layout con
el área calculada en capítulos anteriores


Layout completo en el que vemos todos los transistores que
forman el espejo de corriente y los transistores BJT


Colocamos los pads para la conexión del circuito con el exterior

Área con pads= 800 x 430 μm2
Área sin pads= 62 x 44 μm2


Simulación post-layout
La ganancia del circuito para diferentes corrientes de polarización Io2 es
20
25

E q e aic 1 0 1
_C s 1 0 1
15

s u m to 0 u
W rt a e 0 u
T ic1 0 1
s u m to 0 1

20
W rt a e 0 1

ip a 0 u
E q e aic 5 u
_C s 5 u

10
ip a 0 1

Io2=100μA
T ic 5 u

15

Io2=50μA 5

os
10
os

0
5
-5
0 18
E 19
E 11
E0
18
E 19
E 11
E0
fqH
r , z
e
f qH
r , z
e

8
12

E q e aic3 0 1
_C s3 0 1
10 6
su m to 0 u
E q e aic2 0 1
_C s2 0 1

W rt a e 0 u
su m to 0 u
W rt ae 0 u

T ic3 0 1
8
ip a 0 u
T ic 2 0 1
ip a 0 u

4
6

Io2=200μA 4 2
Io2=300μA
os
os

2 0
0
-2
-2
18
E 19
E 11
E0
18
E 19
E 11
E0
f qH
r , z
e
fqH
r , z
e

-○- Esquemático -∆- Caso Típico -+- Peor Caso


Otro parámetro que se analizó es la adaptación de entrada

0
-∆- Esquemático
d ( os a e ( ,1)
d ( c e aic ( ,1)
Bwrt s..S1 )
Bsh m t..S1 )

-0
1 -○- Caso Típico
Bt a ( ,1)
d (y ic ..S1 )

-0
2 -◊- Peor Caso
_c

-0
3
p

-0
4

-0
5
0 2 4 6 8 10

f qG z
r , H
e


La figura de ruido para diferentes corrientes de polarización Io2 es

Io2=50μA Io2=100μA

Io2=200μA Io2=300μA


Medidas
Aquí vemos la fotografía del chip diseñado

Podemos ver que el área ocupada es muy pequeña y también
hay que destacar que el consumo es de solo 1.7mA


Medidas
Set-up medida parámetros S


Medidas
Ganancia del circuito variando corriente de polarización Io2
20
25

E q e aic 1 0 1
_C s 1 0 1
s u m to 0 u
W rt a e 0 u
s u m to 0 1

e id _1 0 1
W rt a e 0 1

15
E q e aic 5 u

Md a 0u
20

T ic 1 0 1
_C s 5 u
Md a 01

ip a 0 u
e id _5 u

ip a 0 1
T ic 5 u

15 10

Io2=50μA 10
Io2=100μA

os
os

5
5

0
0
19
E 11
E0
19
E 11
E0

f qH
r , z
e f qH
r , z
e

12 8

10

E q e aic 3 0 1
E q e aic 2 0 1

_C s 3 0 1
_C s 2 0 1

6

s u m to 0 u
s u m to 0 u

W rt a e 0 u
W rt a e 0 u

e id _3 0 1
e id _2 0 1

Md a 0u
T ic 3 0 1
Md a 0u

8
T ic 2 0 1

ip a 0 u
ip a 0 u

Io2=200μA 6
4

4
os
2
Io2=300μA
os

2
0
0

-2 -2
19
E 11
E0 19
E 11
E0

f qH
r , z
e f qH
r , z
e

-○- Esquemático -∆- Caso Típico -+- Peor Caso — Medida

La ganancia se comporta de manera similar al valor obtenido la simulación

Medidas
Adaptación de entrada del circuito
0
d ( e id _5 u ( ,1)
Bm d a 0 ..S1 )
d ( os a e ( ,1)
Bw rt s ..S1 )

d ( c e aic ( ,1)
Bs h m t..S1 ) -0
1
Bt a ( ,1)
d (y ic ..S1 )

-0
2
_c

-0
3
p

-0
4

-0
5
0 2 4 6 8 10

f qG z
r , H
e

-○- Esquemático -∆- Caso Típico -+- Peor Caso — Medida

El circuito está correctamente adaptado a la entrada


Medidas
Set-up medida figura de ruido

F u e n t e d e r u id o C a b le
la r g o

F u e n t e d e r u id o
C a b le
la r g o
LNA


Medidas

Figura de ruido:

Vemos que se cumple que
la figura de ruido aumenta
a medida que aumenta la
corriente de polarización
Io2


Medidas
Set-up medida punto de compresión a 1dB


Medidas
Punto de compresión a 1 dB

P1dB = -20.18 dBm

P1dB – IIP3 = -9.6 dB IIP3 = -10.58 dBm


Conclusiones
Io1 600 µA 600 µA 600 µA 600 µA 600 µA 600 µA

Io2 50 µA 100 µA 150 µA 200 µA 250 µA 300 µA

Ganancia 18 dB 14 dB 11.44 dB 9.4 dB 8 dB 6.7 dB

Ancho de Banda (-3dB) 820 MHz 1.3 GHz 1.9 GHz 2.7 GHz 3.26 GHz 4.3 GHz

NF 5.5 dB 6.5 dB 7.2 dB 8 dB 8.9 dB 9.6 dB

|Zin| 50 Ω 50 Ω 50 Ω 50 Ω 50 Ω 50 Ω

|Zout| 500 Ω 256 Ω 175 Ω 133 Ω 105 Ω 90 Ω


Conclusiones
Principales Características:

☞ Amplificador de ganancia variable con sólo variar corriente
de polarización Io2

☞ Área ocupada muy reducida

☞ Adaptación de entrada sin emplear bobinas

☞ Consumo muy pequeño


Conclusiones
Principales Características:

☞ Destacar posibilidades de nuevos estudios e
investigaciones

✔ Otro tipo de fuentes de corriente

✔ Diseñar etapa posterior

✔ Realizar diseño para un estándar concreto


Presupuesto

Costes Total(€)
Costes de herramientas software 106,21
Costes de equipos informáticos 288,12
Costes de medida 295,63
Costes de fabricación 344
Costes de recursos humanos 30550
Otros costes 514,2
Subtotal 32098,16
IGIC (5%) 1604,90
PRESUPUESTO TOTAL 33703,06


Análisis de Viabilidad de Utilizar Convertidores de Corriente para la Fabricación de LNAs Integrados

Recomendados

Recomendados

Más contenido relacionado

Similar a Análisis de Viabilidad de Utilizar Convertidores de Corriente para la Fabricación de LNAs Integrados

Similar a Análisis de Viabilidad de Utilizar Convertidores de Corriente para la Fabricación de LNAs Integrados (9)

Más de RFIC-IUMA

Más de RFIC-IUMA (20)

Análisis de Viabilidad de Utilizar Convertidores de Corriente para la Fabricación de LNAs Integrados