Este documento describe el procedimiento para convertir números binarios a su representación decimal equivalente mediante el uso de circuitos lógicos. Inicialmente se calculan las ecuaciones booleanas para cada segmento del display (a, b, c, etc.). Luego, se simula el diseño en un simulador de circuitos y finalmente se implementa el circuito en una placa de pruebas para visualizar físicamente cada número decimal de 0 a 9.

1. 1
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Resumen – En este artículo se realizó el procedimiento para la
representación de ciertos números binarios a su respectivo
decimal, donde se inició con el cálculo de las ecuaciones booleanas
para cada salida (a, b, c, d, e, f, g), seguidamente se simuló el diseño
en un simulador de circuitos eléctricos (Proteus) para la
simulación del circuito final, en el que para una respectiva
visualización fisca fue plasmado en una protoboard.
Abstract – This article describes the procedure for converting
certain binary numbers to their respective decimal
representation. It begins with the calculation of boolean
equations for each output (a, b, c, d, e, f, g). Subsequently, the
design was simulated using an electrical circuit simulator
(Proteus) to simulate the final circuit. The circuit was then
physically visualized by implementing it on a protoboard.
Índice de Términos – Circuitos, Decimal, Ecuaciones, Simulación.
Index of Terms - Circuits, Decimal, Equations, Simulation.
I. MARCO TEORICO
Funciones booleanas.
Una función booleana es muy indispensable en la realización
de un circuito, lo cual es una relación lógica entre todas las
entradas combinadas por medio de operadores lógicos. Nos
permite interpretar un circuito lógico de la manera más
factible y eficaz.
Menos número de compuertas lógicas significa menos
consumo de energía, a veces el circuito funciona más rápido y
también cuando se reduce el número de compuertas, el costo
también disminuye. Por lo tanto, al reducir el número de
puertas, el tamaño del chip y el costo se reducirán y la
velocidad de cálculo aumentará.
Simplificación por mapa de Karnaugh
Es la principal representación conceptual de funciones
booleanas donde este método fue propuesto por Veitch y
modificado por Karnaugh, por esta razón se lo conoce como el
método de Karnaugh o de Veitch lo cual fue puesto utilizado
este método desde el año 1953. El mapa de Karnaugh es un
método simple y directo para simplificar la función booleana,
y que puede ser tratado no solamente en forma de una tabla de
verdad, sino como una extensión del diagrama de Venn, donde
su principal objetivo es minimizar compuertas lógicas de la
manera más rápida, lo cual nos va ayudar a interpretar un
circuito lógico de la mejor manera.
Un mapa de Karnaugh es similar a una tabla de verdad, ya que
muestra todos los valores posibles de las variables de entrada
y la salida resultante para cada valor. En lugar de organizar en
filas y columnas como una tabla de verdad, el mapa de
Karnaugh es una matriz de celdas en la que cada celda
representa un valor binario de las variables de entrada. Las
celdas se organizan de manera que la simplificación de una
determinada expresión consiste en agrupar adecuadamente las
celdas. El número de celdas de un mapa de Karnaugh es igual
al número total de posibles combinaciones de las variables de
entrada, al igual que el número de filas de una tabla de verdad.
Para tres variables, el número de celdas necesarias es de 23 =
8. Para cuatro variables, el número de celdas es de 24 = 16.
(L.Floyd, 2006) El método del mapa de Karnaugh es un
procedimiento simple y directo para minimizar las expresiones
booleanas, y fue propuesto por Edward W. Veitch y
modificado ligeramente por Maurice Karnaugh [1]
Compuertas lógicas
Las compuertas lógicas son circuitos electrónicos integrados,
creados para manipular las señales con el fin de obtener un
comportamiento específico entre ellas. Dichos circuitos
electrónicos integrados, están formados internamente por
dispositivos llamados transistores, que, dependiendo de su
conformación estructural, su distribución y ubicación dentro
del circuito integrado se denominan: AND, OR, NOT, NAND,
Análisis de circuitos lógicos y la representación
en el sistema decimal de números binarios
específicos.
(junio 2023)
Jhorman Sanchez Aguilar Universidad de Pamplona

2. 2
NOR, EXOR y EXNOR. La asignación de un nombre a dichas
compuertas lógicas se debe a la función que las mismas
realizan con las señales de entradas que reciben para obtener
una respuesta deseada como resultado. Las comportas lógicas
se caracterizan por realizar funciones lógicas matemáticas
como sumas y restas, multiplicación, inclusión, exclusión, etc.
En cuanto a la funcionalidad de dichas compuertas se basa en
sus niveles lógicos, lo cual se refiere a ceros y /o unos lógicos,
también llamados bajo (L, por su sigla en inglés Low) o alto
(H, por su sigla en inglés High) respectivamente.
Lo que quiere decir que para expresar que una entrada tiene un
1 lógico, igualmente se puede mencionar como que la señal
está en alto. Para el caso de las operaciones lógicas, en el
ámbito de la electrónica y la computación, se le asigna el
nombre de booleana.
Booleana significa operaciones en el sistema numérico
binario, por lo que los valores a utilizar serían 1 y 0. Lo que
implica un nuevo término, lógica positiva y lógica negativa.
Cuando se refiere a la lógica positiva, es cuando se le asigna al
valor 1 la lógica de actuación, es decir para indicar que un
sensor lee una señal, es porque recibió un “1” lógico y s i tiene
un “0” lógico es porque no tiene señal, para indicar que el
LED está encendido es porque se lee un “1” lógico, mientras
que s i tiene un “0” lógico es porque el LED está apagado. [2]
II. ESTADO DEL ARTE
Contadores de este tipo pueden emplearse, por ejemplo, para
contar el número de objetos que entran en un recipiente o
envase; al alcanzarse el número fijado, el pulso de salida
determina el fin de la serie de n objetos (inhibe el paso de más
objetos) y, para dejar pasar una nueva serie de n objetos, un
pulso de inicio debe borrar (poner a 0) el contador. [3]
Por otra parte, podríamos encontrar este tipo de circuitos en
lavadoras las cuales nos muestra cuanto tiempo tendrá de
lavado y demás funciones, en una nevera la cual nos puede
mostrar a que temperatura se encuentra trabajando o modificar
su temperatura.
III. PREDISEÑO
Se inició realizando la tabla de la verdad donde se visualizó la
salida de cada una de los segmentos (a, b, c, d, e, f, g). Se sacó
la función booleana de a (ecuación 1) y posteriormente se
obtuvo la función booleana reducida por medio del mapa de
Karnaugh, se llevó a cabo lo mismo con las demás salidas (b,
c, d, e, f, g).
Después de la obtención de las funciones reducidas de cada
salida se simuló en Proteus (Ilustración 1) de cada una de las
funciones reducidas por medio del mapa de Karnaugh,
seguidamente se montó el circuito en la protoboard
(Ilustración 10) para respectiva visualización fisca de cada
número decimal desde el cero al nueve (0-9).
Tabla 1. Tabla de la verdad
Nº M N O P a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 0 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 0 0 1 1
Ilustración 2. Nombres de cada segmento de un display
Procedimiento para a.
Ecuación 1. Función booleana para segmento a
a = (M
̅ N
̅ O
̅ P
̅) + (M
̅N
̅𝑂P
̅) + (M
̅N
̅OP)+ M
̅NO
̅ P) +
(M
̅𝑁𝑂𝑃) + (𝑀N
̅O
̅ P
̅) + (𝑀N
̅O
̅𝑃)
Ilustración 3. Mapa de Karnaugh de ecuación 1

3. 3
Ecuación 2. Función booleana reducida de a
𝑎 = (M
̅N
̅O) + (M
̅𝑁𝑃) + (𝑀N
̅O
̅) + (N
̅O
̅P
̅)
Procedimiento para b.
Ecuación 3. Función booleana para b
𝑏 = (M
̅N
̅O
̅P
̅) + (M
̅N
̅O
̅𝑃) + (M
̅N
̅𝑂P
̅) + (M
̅N
̅𝑂𝑃) + (M
̅𝑁O
̅P
̅)
+ (M
̅𝑁𝑂𝑃) + (𝑀N
̅O
̅P
̅) + (𝑀N
̅O
̅𝑃)
Ilustración 4. Mapa de Karnaugh de ecuación 3
Ecuación 4. Función booleana reducida de b
𝑏 = (M
̅N
̅) + (M
̅O
̅ P
̅) + (M
̅𝑂𝑃) + (N
̅𝑂)
Procedimiento para c.
Ecuación 5.Función booleana para c
𝑐 = (M
̅ N
̅ O
̅ P
̅) + (M
̅ N
̅ O
̅ 𝑃) + (𝑀 N
̅ O
̅ 𝑃) + (M
̅ N
̅ 𝑂 𝑃)
+ (M
̅̅̅𝑁 O
̅ P
̅) + (M
̅̅̅𝑁 O
̅ 𝑃) + (M
̅̅̅𝑁 𝑂 P
̅)
+ ( M
̅ 𝑁 𝑂 𝑃) + (𝑀 N
̅ O
̅ P
̅)
Ilustración 5. Mapa de Karnaugh de ecuación 5
Ecuación 6. Función booleana reducida de c
𝑐 = ( 𝑀 N
̅ 𝑂 P
̅) + (M
̅N) + (M
̅O
̅) + ( N
̅ O
̅ 𝑃) + (M
̅𝑃)
Procedimiento para d.
Ecuación 7. Funcion booleana para d
𝑑 = (M
̅ N
̅ O
̅ P
̅) + (M
̅ N
̅ 𝑂 P
̅) + (M
̅ N
̅ 𝑂 𝑃) + (M
̅ 𝑁 O
̅ P)
+ (M
̅ 𝑁 𝑂 P
̅) + (𝑀 N
̅ O
̅ P
̅)
Ilustración 6. Mapa de Karnaugh de la ecuación 7
Ecuación 8. Función booleana reducida para d
𝑑 = ( N
̅ O
̅ P
̅)+( M
̅ N
̅ 𝑂) + (M
̅ 𝑂 P
̅)+( M
̅ 𝑁 O
̅ P)
Procedimiento para e.
Ecuación 9. Función booleana para e
𝑒 = (M
̅ N
̅ O
̅ P
̅) + (M
̅ N
̅ O P
̅) + (M
̅ 𝑁 𝑂 P
̅) + (𝑀 N
̅ O
̅ P
̅) O

4. 4
Ilustración 7. Mapa de Karnaugh de ecuación 9
Ecuación 10. Función booleana reducida de e
𝑒 = ( N
̅ O
̅ P
̅) + (M
̅ 𝑂 P
̅)
Procedimiento para f.
Ecuación 11. Función booleana para f
𝑓 = (M
̅ N
̅ O
̅ P
̅) + (M
̅ N O
̅ P
̅) + (M
̅ N O
̅ P) + (M
̅ N O P
̅)
+ (M N
̅ O
̅ P
̅) + (M N
̅ O
̅ P)
Ilustración 8. Mapa de Karnaugh de ecuación 11
Ecuación 12. Función booleana reducida para para f
𝑓 = ( N
̅ O
̅ P
̅) + (M
̅ N O
̅) + (M N
̅ O
̅) + (M
̅ N P
̅)
Procedimiento para g.
Ecuación 13.funcion booleana para g
𝑔 = (M
̅ N
̅ O P
̅) + (M
̅ N
̅ O P) + (M
̅ N O
̅ P
̅) + (M
̅N O
̅ P)
+ (M
̅NO P
̅) + (N N
̅ O
̅ P
̅) + (N N
̅ O
̅ P)
Ilustración 9.Mapa de Karnaugh de la ecuación 13
Ecuación 14. Función booleana reducida de g
𝑔 = (M
̅ N
̅ 𝑂) + (M
̅𝑂 P
̅) + (M
̅𝑁 O
̅) + (M N
̅ O
̅ )
Ilustración 10.Simulación en Proteus de cada una de las
funciones booleanas reducidas

5. 5
Ilustración 11. Montaje en protoboard del circuito
simulado
IV. RESULTADOS
En la muestra de resultados para obtener cada número es
necesario ingresar un código binario de cuatro dígitos, para el
caso del cero el código de entrada es (0 0 0 0) y como
resultado el display muestra en número decimal cero
(Ilustración 11), así sucesivamente utilizando la tabla de la
verdad hasta la representación del digito decimal 9.
Ilustración 12. Resultado del número cero
Ilustración 13. Resultado del número 1
Ilustración 14. Resultado del número 2
Ilustración 15. Resultado del número 3

6. 6
Ilustración 16. Resultado del número 4
Ilustración 17. Resultado del número 5
Ilustración 18. Resultado del número 6
Ilustración 19. Resultado del número 7
Ilustración 20. Resultado del número 8
Ilustración 21. Resultado del número 9

7. 7
V. CONCLUSIONES
 La implementación exitosa de este circuito podría
tener aplicaciones en sistemas de visualización y
control de dispositivos digitales que requieren la
representación numérica
 La combinación de compuertas lógicas permite el
procesamiento secuencial de los dígitos en binario,
produciendo los números decimales correspondientes
en la salida del circuito.
 La elección de las compuertas lógicas adecuadas para
cada una de las posiciones de los números en el
circuito fue esencial para lograr su correcta
visualización.
 La verificación paso a paso del circuito permite la
detección de problemas de implementación y la
optimización de su rendimiento para su uso en un
entorno real.
REFERENCIAS
[1] Perla a Valerria Valenzuela Valdéés. (s/f). Tecnm.mx. Recuperado el 20
de junio de 2023, de
http://rinacional.tecnm.mx/bitstream/TecNM/5028/1/TESIS%20PROFE
SIONAL%20PERLA%20VALERIA%20VALENZUELA%20VALD%
c3%89Z.pdf.
[2] Por, R. (s/f). C O M P U E R T A S L Ó G I C A S. Utn.ac.cr.
Recuperado el 20 de junio de 2023, de
https://repositorio.utn.ac.cr/bitstream/handle/20.500.13077/437/Compue
rtas%20L%C3%B3gicas.pdf?s
[3] De sucesos, 17 1. Contaje de Objetos y. (s/f). 17 APLICACIONES DE
LOS CONTADORES. Unizar.es. Recuperado el 20 de junio de 2023, de
https://diec.unizar.es/~tpollan/libro/Apuntes/dig17.pdf