Un sumador en paralelo hecho con compuertas lógicas en Proteus

1. 1
INSTITUTO TECNOLÓGICO SUPERIOR DEL ORIENTE DEL ESTADO DE HIDALGO
Ingeniería en sistemas computacionales
PRINCIPIOS ELÉCTRICOS
02/05/2021
I.S.C
Cuarto semestre
Grupo 4F61

2. Latencia; perder tiempo
2
Nivel
[1]
Nivel
[2]
Nivel
[3]
Cada “sumador” de 2 dígitos tiene una latencia
de 3 niveles, pues descender un nivel toma
tiempo.
Cada bloque tiene una latencia de 3 niveles, hay 4
bloques, entonces, hay una latencia de 12 niveles en total.
USAR “SUMADORES” EN SERIE IMPLICA LATENCIA.

3. Eliminar latencia
3
Hacer un sumador en paralelo reduce los
niveles de latencia a solamente 4 niveles.

4. Funcionamiento
4
+
… (0) (1) (1) (1) (0)
… 0 0 0 0 1
… 0 0 1 1 1
_________________________
… (0)0 (0)1 (1)0 (1)0 (1)0
C_in
… E13 E12 E11 E10
+ … E23 E22 E21 E20
_________________________
… C_out S3 S2 S1 S0
EJEMPLO
ESTRUCTURA

5. Funcionamiento
5

6. Mostrar resultados
6
En el sumador anterior los resultados son
confusos, por lo que hay que usar un “display”.
NO SE PUEDE USAR EL DECODER. Por lo que hay que hacer
el circuito lógico para cada número.

7. Mostrar resultados
7

8. Software de apoyo
8
Consultar

9. Software de apoyo
9
Con el software de apoyo podemos
generar el circuito con tan solo ingresar la
configuración deseada.

10. Experimentación
• 4 + 2 = 100 + 10
10

11. Experimentación
• 8 + 4 = 1000 + 100
11

12. Experimentación
• 9 + 1 = 1001 + 1
12

13. Experimentación
• A + 1 = 1010 + 1
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