1. SEP DGEST SNEST
INSTITUTO TECNOLÓGICO DE MATAMOROS
DEPARTAMENTO DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA
FISICA DE SEMICONDUCTORES
10:00 a 11:00 jueves
Practica Nº6
“Determinación de parámetros del JFET: IDSS y Vp”
Alumno(s): Núm. de control:
Mario Arturo Cruz Colunga 11260077
Miguel Angel Fierros Peña 11260081
Isael García Zanella 112600957 (Representante)
Hermenegildo Martínez de la Cruz 11260095
Jorge Alejandro Reyes Torres 11260108
Profesor: José Luis Cuéllar Ruíz
H. MATAMOROS, TAM. 7 de noviembre de 2012

2. Practica Nº6
“Determinación de parámetros del JFET: IDSS y Vp”
Transistor de efecto de campo

5. Material y equipo
1 Multímetro digital
1 Transistor JFET 2N5457
1 Resistencia de 1kΩ
2 Fuentes regulables
Procedimiento
1. Elaborar el circuito siguiente
(medir el valor real de la resistencia antes de armar)
V2
+ 15v
NO DATA
DC V
RD
1k
G
Q1
S 2N5457
VGS
+
2. Con VGS = 0 V, medir el valor del voltaje VRD a través de la resistencia del
drain. Usar la ecuación: IDSS = VRD / RD
3. Lentamente aumentar VGS (más negativamente) hasta que VRD = 0 V.
Este es el punto donde ID = 0 A. El valor de VGS donde ID = 0 A es VP.

6. Observaciones :
Se observo que con el voltaje de compuerta – Fuente ( VGS) en 0 volts , y midiendo el voltaje que pasa
a través de la resistencia de 1kΩ y empleando la ley de ohm se obtiene el Idss y por otra parte al ir
aumentando el voltaje de compuerta – Fuente ( VGS)
Conclusiones :