Sistemas secuenciales

P.Q.P.I. AUXILIAR MUNTATGE ORDINADORS – CARLOS CARDELO – IES MVM
06/01/2011 Pàgina 1
CIRCUITOS
SECUENCIALES
Carlos Cardelo

06/01/2011 Pàgina 2
CIRCUITOS SECUENCIALES
CONTENIDO
CIRCUITOS SECUENCIALES ........................................................................................................................3
INTRODUCCIÓN: RECORDATORIO SOBRE LA SEÑAL DIGITAL .............................................................3
SIMBOLOGÍA EMPLEADA EN ESTE TIPO DE CIRCUITOS ......................................................................3
Circuitos Secuenciales...........................................................................................................................4
SÍNCRONOS ..........................................................................................................................................5
ASÍNCRONOS ........................................................................................................................................5
BIESTABLES, BÁSCULAS O FLIP-FLOPS .......................................................................................................5
Biestable RS asíncrono..........................................................................................................................5
Biestable R-S Síncrono ..........................................................................................................................7
Biestable R-S Síncrono con Preset (Pr) y Clear (Cl).................................................................................8
DM54279/DM74279Memòria Set-Reset Quàdruple comercial (National Semiconductor) ...............9
Báscula (Flip-Flop) J-K .........................................................................................................................11
Báscula (Flip-Flop) J-K Master-Slave (Principal-Subordinado) ..............................................................11
Báscula (Flip-Flop) J-K activado por flanco ..........................................................................................14
M74HC107Bàscula Doble J-K comercial amb Clear (SGS-Thomson).................................................16
M74HC112Bàscula Doble J-K comercial amb Preset i Clear (SGS-Thomson) ....................................18
Biestable D (Delay o retardo)..............................................................................................................19
DM 7474/DM 5474 DOBLE BÀSCULA D ACTIVADA PER FLANC ASCENDENT (FAIRCHILD).................21
SN5475/SN7475BIESTABLES (LATCH) DE 4 BIT (Texas instruments)................................................22
BIESTABLE T............................................................................................................................................23
SISTEMAS SECUENCIALES .......................................................................................................................24
CONTADORES .........................................................................................................................................24
Clasificación de los contadores ...........................................................................................................25
COMPTADOR BINARI ASÍNCON 4 BITS DM7493A (National Semiconductor) ..................................26
COMPTADOR BINARI SÍNCRON DE 4 BITS DM74163A (National Semiconductor) ............................28

06/01/2011 Pàgina 3
REGISTROS DE DESPLAZAMIENTO...........................................................................................................31
Contenido...........................................................................................................................................32
Registros con entrada serie y salida serie............................................................................................32
Registros con entrada paralelo y salida serie ......................................................................................33
Registro de entrada y salida en paralelo .............................................................................................34
REGISTRE DE DESPLAÇAMENT UNIVERSAL M74HC194 (SGS-Thomson)...........................................35
BIBLIOGRAFÍA.........................................................................................................................................38

06/01/2011 Pàgina 4
INTRODUCCIÓN: RECORDATORIO SOBRE LA SEÑAL DIGITAL
Antes de continuar debemos recordar que los sistemas digitales, como por ejemplo el ordenador, usan lógica
de dos estados representados por dos niveles de tensión eléctrica, uno alto, H y otro bajo L (de High y Low en
inglés, respectivamente). Por abstracción, dichos estados se sustituyen por ceros y unos, lo que facilita la
aplicación de la lógica y la aritmética binaria. Si el nivel alto se representa por 1 y el bajo por 0, se habla de
lógica positiva y en caso contrario de lógica negativa.
Cabe mencionar que, además de los niveles, en una señal digital están las transiciones de alto a bajo y de
bajo a alto, denominadas flanco de bajada y de subida, respectivamente. En la figura se muestra una
señal digital donde se identifican los niveles y los flancos.
SIMBOLOGÍA EMPLEADA EN ESTE TIPO DE CIRCUITOS
Vamos a mostrar algunos símbolos que aparecerán en los catálogos de fabricante y en estos apuntes, con su
respectivo significado.
El círculo dibujado en cualquier entrada o salida de puerta lógica significa un inversor, así en la simbología
indicada, el circuito:
Tendrá el siguiente significado:
Por otro lado, si el círculo lo dibujamos a la entrada de un bloque integrado, como el siguiente:

06/01/2011 Pàgina 5
Significa que el nivel activo es el bajo (Low), y la equivalencia será la que muestra en la figura:
Por último, el símbolo representado a continuación será el de un biestable activado por flanco positivo o de
subida:
Y el siguiente, el de un biestable activado por flanco negativo o de bajada
A diferencia de los circuitos combinacionales, en los secuenciales, los valores de las salidas en
un momento dado no dependen exclusivamente de los valores aplicados en las entradas en
ese instante, sino también de los que estuviesen presentes con anterioridad.
Los circuitos secuenciales tienen capacidad para recordar o memorizar los valores de las
variables de entrada. Esta operación es imprescindible en los sistemas automáticos
construidos con circuitos digitales, sobre todo en los programables, de los cuales nos
ocuparemos más adelante.

06/01/2011 Pàgina 6
El almacenamiento o memorización de la información presente en la puerta del circuito se
realiza gracias a la existencia de unas variables denominadas de estado interno, cuyo valor se
verá afectado por los cambios producidos en la combinación binaria aplicada a la entrada.
Existen dos grandes tipos de circuitos secuenciales:
SÍNCRONOS
Los síncronos, requieren una señal de control procedente de un generador externo al propio
circuito, que funciona como llave, de modo que si no se aplica dicha señal no se hacen
efectivos los valores presentes en las entradas.
La señal de control, también denominada reloj (Clock o Clock Pulse en ingles), se aplica a las
entradas del mismo nombre de cada bloque integrado para sincronizar la transmisión de
datos.
Dentro de los sistemas síncronos tenemos dos tipos:
Síncronas sencillas o por nivel: En ellas, las entradas solo tienen actuación sobre la
bascula (se validan) cuando el nivel lógico en la entrada de reloj esta alto o bajo (según
el sistema). Esta característica obliga a que las salidas solo puedan variar cuando la
entrada de reloj este a nivel de paso (de activación).
Sincronizadas por flanco (Edge-Triggered): En las basculas que adoptan este sistema
de sincronismo, la información presente en las entradas solo se tiene en cuenta
cuando la señal de reloj cambia de nivel, es decir, durante el tiempo de subida o de
bajada, dependiendo del caso.
ASÍNCRONOS
Los sistemas secuenciales asíncronos no poseen entrada de reloj, y los cambios en las variables
de estado interno y en los valores de salida se producen, sencillamente, al variar los valores de
las entradas del circuito.
BIESTABLES, BÁSCULAS O FLIP-FLOPS
El biestable es la unidad básica de MEMORIA. Están constituidos por puertas lógicas y son
capaces de almacenar 1 bit de memoria, que es la unidad de información binaria elemental. Se
pueden clasificar de la siguiente forma:
Biestables Síncronos
Biestables Asíncronos
BIESTABLE RS ASÍNCRONO
La denominación "RS" proviene de "Reset-Set", de forma que la entrada "S" sirve para poner a
"1" la salida, y la "R" para ponerla a "0".

06/01/2011 Pàgina 7
Sólo posee las entradas R y S. Se compone internamente de dos puertas lógicas NO-O (NOR) o
NO-Y (NAND), según se muestra en la siguiente figura:
Mediante puertas NOR:
Si empleamos puertas NAND:
Otras posibles simbologías:
Biestables RS con puertas NO-O, a), NO-Y, c), y símbolos normalizados respectivos b) y d).
Su tabla de verdad es la siguiente (Q representa el estado actual de la salida y Q-1 el estado
anterior a la última activación):

06/01/2011 Pàgina 8
TABLA DE VERDAD BIESTABLE
RS
R S Q
0 0 Q N.D.
0 1 1 0
1 0 0 1
1 1 N.D. Q
N. D.= Estado no
determinado
BIESTABLE R-S SÍNCRONO
En un sistema digital pueden generarse órdenes falsas debido a que unas señales lleguen antes
que otras o a destiempo. En estos casos es importante garantizar que las señales de control S y
R lleguen en el momento preciso. Para solventar esta dificultad haremos que la báscula cambie
de estado sincronizada con un impulso de reloj externo; de este modo, las señales de onda de
salida estarán sincronizadas con el reloj y no dependerán del tiempo de llegada de las señales
S y R.
El esquema simbólico será:
El esquema siguiente muestra el circuito R-S sincronizado por reloj:
La tabla de la verdad es la misma que la de la báscula R-S:

06/01/2011 Pàgina 9
S R Q
0 0
0 1
1 0
1 1
Qn-1
1
0
X
X
0
1
Qn-1
pero el diagrama de tiempos es el mostrado en la figura:
CLK
S
R
Q
BIESTABLE R-S SÍNCRONO CON PRESET (PR) Y CLEAR (CL)
Hasta ahora solo hemos visto circuitos en los que siempre se presupone un estado previo (0 o
1) de la salida y el cambio de estado se realiza por cambio en las entradas o, como en el caso
anterior, por cambio en el estado de los impulsos de reloj, además de las entradas. En la
práctica suele ser necesario un control del estado previo de la salida, es decir poner la salida de
la báscula a 1 (Q=1; PRESET: Pr) o a 0 (Q=0; RESET o CLEAR: Cl). Es decir, independientemente
de las entradas S y R y del impulso de reloj ponemos la salida de la báscula Q=1 (Preset) o la
salida de la báscula Q=0 (Borrado o Clear).
El circuito siguiente realiza esta función:

06/01/2011 Pàgina 10
Si Pr=Cl=0, la báscula se comporta como hemos visto hasta ahora y el estado de Q
dependerá exclusivamente de S, R y C (Clk).
Si Pr=1 y Cl=0, la entrada Pr obliga a que la salida Q=1, independientemente del estado
de S, R y C (Clk).
Por último, si Pr=0 y Cl=1, la salida de la báscula será Q=0, sin tener en cuenta el
estado de S, R y C (Clk).
Las entradas Pr y Cl nunca pueden estar a 1 simultáneamente.
La tabla de la verdad será similar a las de las básculas R-S síncronas, solo cuando Pr=Cl=0.
El símbolo será:
DM54279/DM74279 MEMÒRIA SET-RESET QUÀDRUPLE COMERCIAL (NATIONAL
SEMICONDUCTOR)
Aquest dispositiu (National Semiconductor) conté 4 bàscules Set-Reset independents amb una
Q de sortida cadascun .Dos de les quatre bàscules tenen a una de les portes una NAND de
triple entrada.
S’ha de recordar que les dues entrades i no deuen tenir estat baix a l’hora.
La distribució de pins i la taula de la veritat són les següents:

06/01/2011 Pàgina 11
NOTA: Entre el DM54 i DM74 varien les condicions de treball, principalment de
temperatura.
Condicions de treball recomanades:

06/01/2011 Pàgina 12
BÁSCULA (FLIP-FLOP) J-K
El JK resuelve el caso de indeterminación R=S=1 del RS ( la indeterminación X de las tablas de
verdad ) además de ofrecer más posibilidades.
El biestable JK es también llamado "biestable universal" debido a que con él, se pueden
implementar otros tipos de biestable, como el biestable tipo D o el biestable tipo T, que
veremos más adelante.
Una posible realización del JK sería la siguiente:
Y su fórmula de funcionamiento:
Qn+1 = J· n + ·Qn
la tabla de la verdad:
J K Qn+1
0 0 Qn
0 1 0
1 0 1
1 1 n
BÁSCULA (FLIP-FLOP) J-K MASTER-SLAVE (PRINCIPAL-SUBORDINADO)
Aunque el JK resuelve el caso de indeterminación R=S=1 del RS, aún presenta problemas de
sincronización con las salidas Q y . Para evitar este problema existe el Flip-Flop J-K Master-
Slave (Maestro-Esclavo).

06/01/2011 Pàgina 13
El Flip-flop Master-Slave es básicamente dos biestables J-K conectados entre sí en una
configuración en serie con las salidas de Q y del Flip-Flop "esclavo" que se retroalimenta a
las entradas del "Maestro" con las salidas del flip-flop "Maestro" que se conectan a las dos
entradas del flip-flop "esclavo".
Una posible realización del JK Master – Slave sería la siguiente:
Las señales de entrada J y K están conectadas al flip-flop "Maestro" que "bloquea" la entrada
mientras que la entrada del reloj (C) está a nivel lógico alto "1". Como la entrada de reloj del
flip-flop "esclavo” es la inversa (complementaria) de la entrada de reloj del "Maestro", las
salidas del flip-flop "Maestro" son sólo "vistas" por el flip-flop "esclavo" cuando la entrada de
reloj pasa a nivel bajo “0”. Por lo tanto en la transición del impulso de reloj de “Alto a Bajo” las
salidas bloqueadas del Biestable “Maestro” estarán alimentadas por las entradas J-K del
biestable “Esclavo” haciendo que este flip-flop se active por el flanco o pulso de bajada.
Entonces, el circuito acepta datos de entrada cuando la señal de reloj es "ALTA", y pasa los
datos a la salida cuando cae el pulso de la señal del reloj. En otras palabras, el Flip-Flop J-K
maestro-esclavo es un dispositivo "síncrono", ya que sólo pasa los datos con la sincronización
de la señal del reloj.
La tabla de la verdad sigue siendo:
Jn Kn Qn+1
0 0 Qn
0 1 0
1 0 1
1 1 n
Analicemos el funcionamiento:

06/01/2011 Pàgina 14
N=1 N=2 N=3 N=4 N=5
1. Primera línea de la tabla. En el Biestable Maestro si Jn =Kn = 0, las puertas OR de triple
entrada, de entrada al circuito están inhibidas, por lo que los impulsos de reloj no
afectan al estado. Qn+1 = Qn (estado previo).
2. En la segunda línea de la tabla tenemos dos posibilidades:
a. Jn = 0, Kn = 1 y Qn =0, como la OR superior está inhibida (Jn = 0) y la OR inferior
también lo está (Qn =0), la salida no varía al recibir el impulso de reloj.
b. Jn = 0, Kn = 1 y Qn =1, como la OR superior está también inhibida (Jn = 0), pero la
OR inferior no lo está (Qn =1), la salida caerá a 0, Reset, (Qn+1 = 0) al recibir el
impulso de reloj.
3. En la tercera línea de la tabla, igual que en la segunda línea, y por las mismas causas, el
biestable pasará a Set, si no lo estaba.
4. Por último, cuando Jn =Kn = 1 el estado de la salida Q y de determinan que puerta OR
(superior o inferior) está habilitada y, de este modo, nos determinará el resultado,
según los dos posibles estados de la salida:
a. Qn =1 ( n=0), la puerta OR inferior está habilitada y con un impulso del reloj el
biestable pasa a reset (Qn+1 = 0).
b. Qn =0 ( n=1), la puerta OR superior está habilitada y con un impulso del reloj el
biestable pasa a Set (Qn+1 = 1).
Como se aprecia por el funcionamiento descrito, cada vez que el Flip-Flop recibe un impulso
de reloj “BASCULA” como si fuera un conmutador ordinario. Este basculamiento tiene lugar
siempre que Jn =Kn = 1, lo que diferencia a la báscula J-K de la R-S que presentaba una
indefinición en ese estado.
En el diagrama de tiempos mostrado en la figura se representa un ejemplo del funcionamiento
de esta báscula:
IMPULSOS DE RELLOTGE
Clk
J
K
Q
Aplicando las formas de onda anteriores tendríamos:

06/01/2011 Pàgina 15
1. Impulso de reloj 1 (n=1). J=K=1. La salida pasa a 1. Q(salida de la báscula)=1.
2. Impulso de reloj 2 (n=2). J=0 y K=1. La salida pasa a 0. Q=0.
3. Impulso de reloj 3 (n=3). J=1 y K=0. La salida de la báscula vuelve a 1. Q=1.
4. Impulso de reloj 4 (n=4). J=1 y K=1. Q=0.
5. Impulso de reloj 5 (n=5). J=0 y K=0. No hay cambio. Q=0.
Aunque aún puede encontrarse en algunos equipos, este tipo de biestable ha quedado
obsoleto ya que ha sido reemplazado por el tipo activado por flanco: en el nivel alto (o
bajo) se toman los valores de las entradas J y K y en el flanco de bajada (o de subida) se
reflejan en la salida.
BÁSCULA (FLIP-FLOP) J-K ACTIVADO POR FLANCO
Un biestable (Flip-Flop) activado por flancos es aquel en que únicamente cambia la salida
durante la operación transitoria del biestable motivada por el flanco descendente del impulso
de reloj.
Las básculas J-K activadas por flanco tienen un comportamiento similar al resto de Flip-Flop J-
K. Como ejemplo vamos a estudiar el flip-flo representado a continuación.
Se trata del 54S114 activado por flanco descendente (o 74S114, que presenta el mismo
funcionamiento, como hemos visto, la diferencia consiste en el parámetro de temperatura).
Veamos un simbólico, el esquema de puertas lógicas del circuito.
Estados de habilitación y inhibición (Clk = 1 y Clk = 0, respectivamente):
Supongamos que Qn=1 ( n = 0) y, si la entrada Clk =0, las puertas G1 y G2 están inhibidas y los
cambios en J y K no afectan al estado.
Si, en cambio, Qn=1 ( n = 0) y Clk =1, la puerta G1 = 1 y Qn=1 ( n = 0) independientementede los estados de las entradas J y K, que tampoco afectan. Además, ya que n = 0, las puertas
G5 y G6 estan en estado bajo (Low o cero) y Qn=1 sin que influyan los estados de J y K.

06/01/2011 Pàgina 16
El símbol i la taula de funcionament del 54S/74S114
Como muestra el diagrama de tiempos de la siguiente figura, el cambio de estado se realizará
con la llegada del flanco descendente del impulso de reloj (Clk ).

06/01/2011 Pàgina 17
Supongamos que J = K = 1 (estamos en modo de basculación) y que Qn=1 ( n = 0).
En el momento que el impulso de reloj (Clk pasa de 0 a 1 (flanco ascendente), G1 está
habilitada y caerá a cero (tras un pequeño retardo tpd1 tendremos Clk=1, K=1 y Q=1).
Simultáneamente G3 está habilitada y cambiará a 1 (tras un pequeño retardo tpd3 tendremos
Clk=1 y Q=1). Después de que G1 pase a cero, la salida G4 no cambia y, Q y n tampoco.
¿Que sucederá cuando Clk pase de 1 a 0? Se inhibirán las entradas G1 y G2. De nuevo, tras un
retardo tpd1, G1 pasa a 1. G3=G4=0, con lo cual G7 cambiará a 1 y, por tanto, = 1; G5 pasa,
también a 1, lo que hace que Q=0.
M74HC107BÀSCULA DOBLE J-K COMERCIAL AMB CLEAR (SGS-THOMSON)
La bàscula M54HC107/M74HC107 és una bàscula activada per flanc d’entrada de rellotge,
quan l’impuls d’aquest passa a negatiu (cero).
Cada bàscula té les entrades J, K, Clear i de rellotge, independents; així com són independents
les sortides Q y .
L’entrada de CLEAR és independent de la de CLOCK i actua per nivell baix (Low Level - L), es a
dir per no fer “clear” em de mantenir l’entrada a 1 lògic.

06/01/2011 Pàgina 18
La taula de la veritat és la següent:

06/01/2011 Pàgina 19
Condicions d’operació:
M74HC112BÀSCULA DOBL E J-K COMERCIAL AMB PRES ET I CLEAR (SGS-THOMSON)
La bàscula doble M54HC112/M74HC112 també, té les entrades J, K, Clear, Preset i de rellotge,
independents a cadascuna d’elles; així com són independents les sortides Q y . A diferència de
l’anterior té entrada de Preset (posada a 1).
Quan el rellotge passa a nivell alt (valor lògic 1), les entrades s’habiliten i acceptarà les dades.
El nivell lògic de les entrades J i K es deu canviar, doncs, quan el nivell del rellotge és alt (High).
Llavors, com funciona per flanc descendent, el valor de les dades entrades es transferirà a les
entrades del biestable amb el flanc descendent del rellotge.

06/01/2011 Pàgina 20
La taula de la veritat és la següent:
Condicions d’operació:
BIESTABLE D (DELAY O RETARDO)
Es un dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuya salida
adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C.

06/01/2011 Pàgina 21
Su función es la de transferir los datos de la Entrad D a la salida Q en el siguiente impulso de
reloj.
En función del modo de activación de dicha entrada de sincronismo, existen dos tipos de
biestables D:
Activo por nivel (alto o bajo), también denominado registro o cerrojo (latch en inglés).
Activo por flanco (de subida o de bajada).
Símbolos normalizados: Biestables D a) activo por nivel alto y b) activo por flanco de subida.
La ecuación característica del biestable D que describe su comportamiento es:
Qn+1 = D
y su tabla de verdad:
D Q Qn+1
0 X 0
1 X 1
X=No Importa
Esta báscula puede verse como una primitiva línea de retardo o una retención de orden cero
(ZERO ORDER HOLD en inglés), ya que los datos que se introducen, se obtienen en la salida un

06/01/2011 Pàgina 22
ciclo de reloj después. Esta característica es aprovechada para sintetizar funciones de
procesamiento digital de señales (DSP en inglés) mediante la transformada en z.
DM 7474/DM 5474 DOBLE BÀSCULA D ACTIVADA PER FLANC ASCENDENT
(FAIRCHILD)
Aquest integrat conté dues bàscules D independents i activades pel flanc ascendent de
l’entrada de rellotge Clk. Amés, té entrades Pr i Cl (preset i clear) per posada a 0 o a 1.
La informació que tenim a l’entrada D serà acceptada pel flip-Flop amb el flanc ascendent de
l’impuls de rellotge Clk. L’entrada D s’ha de canviar d’estat quan Clk sigui a 1 o a 0, estable 8cal
evitar el canvi en els flancs d Clk).
Esquema de l’element i taula de funcionament:
Les condicions de treball:

06/01/2011 Pàgina 23
SN5475/SN7475 BIESTABLES (LATCH) DE 4 BIT (TEXAS INSTRUMENTS)
Aquestes memòries (LATCH) són adequades idealment per emmagatzematge temporal de
senyals binàries entre unitats de processat i per a entrades, sortides o indicació d’estat
d’aquestes unitats. La dada presenta a l’entrada D es transmet a la sortida Q quan el senyal
d’habilitació C passa a alt (1) y Q “copiarà” l’estat de D mentre C sigui habilitada (si D passa a
0, Q passarà a 0 i si torna a 1, Q tornarà a 1, sempre que C=1). Quan passa a cero l’estat de
l’entrada D no influirà y Q=mantindrà l’últim estat que hagi emmagatzemat. Q es mantindrà
en l’estat actual (memòria) fins que C torni a passar a 1 (és per això que s’anomena entrada
d’habilitació), quan això succeeixi q tornarà a agafar l’estat de l’entrada D.
Esquema de l’element i taula de funcionament:
Símbol lògic:
Diagrama de portes lògiques i taula de condicions d’operació:

06/01/2011 Pàgina 24
T Qn Qn+1
0 0 0
0 1 1
1 0 1
1 1 0
BIESTABLE T
Se trata de un biestable que cambia de estado con cada pulso de reloj. Los biestables T no se
fabrican como tales y la forma de obtenerlos es como se muestra en la siguiente figura, basta
con unir las dos entradas J y K de la báscula, que será la entrada T y la entrada de reloj
permanecerá igual.
Las salidas Q y son complementarias, pero para efectos de utilidad la entrada negada no se
emplea.
La tabla de la verdad será la que se indica a continuación, donde se muestra que solo varia la
salida Q cuando se habilita poniendo a 1 (nivel alto) la entrada T:
NO
CAMBIA
CAMBIA
La ecuación que simbolizaría el funcionamiento de la báscula T, la obtendríamos empleando
una función XOR 8Or exclusiva) y sería:
Qn+1 = T Qn

06/01/2011 Pàgina 25
Este biestable nos sirve, entre otras aplicaciones, para dividir la frecuencia del reloj o para
diseñar otro tipo de circuitos secuenciales, como muestra el siguiente diagrama de tiempos:
T
Q
SISTEMAS SECUENCIALES
A continuación se indican los principales sistemas secuenciales que pueden encontrarse en
forma de circuito integrado o como estructuras en sistemas programados:
Contadores
Registros
CONTADORES
Un CONTADOR (COUNTER en inglés) es un circuito secuencial, de aplicación general, cuyas
salidas representan en un determinado código el número de impulsos que se han aplicado en
su entrada.
Están diseñados por una serie de biestables conectados entre si, de manera que cuando se
aplican impulsos en la entrada estos cambian de estado.
En electrónica digital, un contador es un circuito secuencial construido con básculas (J – K) y
puertas lógicas capaz de realizar el cómputo de los impulsos que recibe en la entrada
destinada a tal efecto, almacenar datos o actuar como divisor de frecuencia. Habitualmente, el
cómputo se realiza en un código binario, que con frecuencia será el binario natural o el BCD
natural (contador de décadas).
Capacidad del contador: Número más elevado que puede ser representado en su
salida (expresado en cualquiera de los códigos binarios).
Número de estados posibles: Número máximo de impulsos que se desean contar MÁS
UNO.
Cuando un contador llega al valor máximo de su capacidad, comienza a contar de nuevo desde
cero al aplicarle el siguiente impulso.
Cuando se requiere un conteo decimal real, deberemos incluir en el circuito un decodificador.

06/01/2011 Pàgina 26
Contador síncrono de 4 bits con biestables 74LS107D
CLASIFICACIÓN DE LOS CONTADORES
Según la forma en que conmutan los biestables, podemos hablar de contadores
SÍNCRONOS (todos los biestables conmutan a la vez, con una señal de reloj común) o
ASÍNCRONOS (el reloj no es común y los biestables conmutan uno tras otro, la señal
de reloj se aplica al primer biestable).
Según el sentido de la cuenta, se distinguen en ASCENDENTES, DESCENDENTES Y UP-
DOWN (ascendentes o descendentes según la señal de control).
Según la cantidad de números que pueden contar, se puede hablar de contadores
BINARIOS DE N BITS (cuentan todos los números posibles de n bits, desde 0 hasta 2n-
1), CONTADORES BCD (cuentan del 0 al 9) y CONTADORES MÓDULO N (cuentan desde
el 0 hasta el N-1. Así un dispositivo en que el número de estados de sus salidas sea 6
(0, 1, 2, 3, 4, 5) diremos que es un contador de módulo 6).
Existen circuitos contadores comerciales en el mercado que, tanto si son síncronos o asíncronos,
cuentan décadas, por módulos o binarios. Todos tienen como factor la frecuencia máxima de
reloj que son capaces de contar que suele oscilar entre 3 MHz y 32 MHz: por ejemplo el
contador binario asíncrono 7493 (binario que estudiaremos con mayor detenimiento), el
74S196 (cuenta décadas y como máximo 100MHz)o asíncronos en tecnología CMOS el
MC14024 (7 etapas de biestable a 8 MHz). En cuanto a los síncronos, el 74 192
(cuenta décadas a 40 MHz) y el 74193 (contador binario a 40MHz, que estudiaremos más
detenidamente). El Fairchild 9305 de módulo variable, que es capaz de contar módulos de 2, 4,
5, 6, 7, 8, 10, 12, 14 o 16.

06/01/2011 Pàgina 27
COMPTADOR BINARI ASÍNCON 4 BITS DM7493A (NATIONAL SEMICONDUCTOR)
Està constituït per quatre bàscules J-K disparades per flanc de baixada. Per tal de conferir-li
major flexibilitat a qualsevol aplicació –com ara divisor de freqüència -, el primer biestable és
separat dels demés. L’esquema es mostra a la figura següent:
Disposa de dues entrades independents de rellotge (INPUT A i INPUT B, o també 0 i 1 ).
Podem emprar el circuit com a divisor per 2 (fem servir només el primer biestable, com hem dit)
o bé com a comptador de 0 a 7 simultàniament (fent servir els 3 biestables següents) o, si
connectem la sortida del primer biestable a l’entrada INPUT B obtenim un comptador de 0 a
15. El diagrama de connexió és el següent:
Veiem ara les taules de la veritat i la taula de funció, on es relacionen entrades de control amb
les sortides (resultat d’aquestes):

06/01/2011 Pàgina 28
El cronograma o diagrama de temps és el següent:
INPUT
QA
QB
QC
QD

06/01/2011 Pàgina 29
Pel que fa a les condicions recomanades d’operació, seran les següents:
COMPTADOR BINARI SÍNCRON DE 4 BITS DM74163A (NATIONAL SEMICONDUCTOR)
Esta constituït per 4 biestables J-K en el qual l’operació síncrona es realitza fent que l’impuls de
rellotge arribi alhora a tots el Flip-Flop. Són presetables, és a dir que tenen entrades de preset
que ens permeten que, per exemple, si volem que el comptador comenci a comptar per 4 ho
pugui fer, només cal que posem un 1 en les entrades que necessitem (en aquest cas a l’entrada
5 o INPUT C) i a cero la resta, el pas següent és donar un pols baix (aquesta entrada sempre
està a 1) a l’entrada LOAD i es carrega la combinació i comencem per 4.
Aquest és el diagrama de connexions:

06/01/2011 Pàgina 30
CLEAR: Entrada de posta a cero
ENABLE P i ENABLE T: Són dues entrades d’inhibició (ENABLE). Per tal que compti han
de estar a nivell alt (“1”).
LOAD: És una entrada de control per carregar a les sortides la informació present a les
entrades paral·leles.
CLOCK: Entrada de rellotge.
RIPPLE CARRY OUTPUT: ës la sortida d’arrosegament (CARRY). Quan el comptador
arriba al màxim de la seva capacitat, aquesta sortida es posa a nivell alt indicant que
ha terminat la compta, el següent pols de rellotge la pasa a cero. Serveix per
sincronitzar amb altres comptadors o components, o per memoritzar la fi de la compta,
per exemple.
QA – QC : Són les sortides.
DATA INPUTS A, B, C, D: Són les entrades d’informació en paral·lel o presets de
compta.
Les condicions d’operació recomanades són:
El diagrama de la lògica i el diagrama de temps són:

06/01/2011 Pàgina 31

06/01/2011 Pàgina 32
REGISTROS DE DESPLAZAMIENTO
Al igual que los contadores, los registros de desplazamiento (o Registros) son circuitos
secuenciales de aplicación general constituidos por una serie de biestables conectados en
cascada.
Un registro electrónico es un dispositivo lógico secuencial capaz de almacenar varios bits de
información o una palabra binaria formada por tantos bits como biestables contenga el
dispositivo.
El formato de esta información puede ser de dos tipos:
Serie: los bits se transfieren uno a continuación del otro por una misma línea.
Paralelo: se intercambian todos los bits al mismo tiempo, utilizando un número de
líneas de transferencia igual al número de bits.

06/01/2011 Pàgina 33
CONTENIDO
Los registros se pueden clasificar:
Registros con entrada serie y salida serie
Registros con entrada serie y salida paralelo
Registros con entrada paralelo y salida serie
Registro de entrada y salida en paralelo
Existen registros en los cuales la información se puede desplazar en los dos sentidos y los
denominamos BIDIRECCIONALES.
REGISTROS CON ENTRADA SERIE Y SALIDA SERIE
A continuación se muestra un registro de desplazamiento con entrada y salida en serie de 5
bits formado con biestables maestro esclavo R-S (se aprecia que la conexión de las básculas R-S
es la que se realiza para formar las básculas tipo D):
Observamos que la entrada S del primer biestable está conectado a la entrada y está negada a
la entrada R. Con esto se consigue que, cuando en la entrada haya un 1, el primer biestable
contendrá un 1 (Q=1, Q’=0) y los demás un 0. Con la siguiente señal de reloj el bit almacenado
en el primer biestable se desplazará al siguiente y así uno tras otro hasta la salida en serie. Esto
sucede así porque la salida Q está conectada a la S del siguiente biestable. También podemos
observar que los biestables nunca pueden estar en estado de mantenimiento o en estado
prohibido, ya que la entrada enserie pasa afirmada a la S y negada a la R.
Los registros de desplazamiento se implementan con biestables maestro – esclavo, pues son
capaces de almacenar la información un flanco, y transmitirla durante el siguiente.
Cuando el registro se efectúa de izquierda a derecha se denomina desplazamiento hacia la
derecha. Si el registro combina ambos tipos se llama bidireccional.

06/01/2011 Pàgina 34
REGISTROS CON ENTRADA PARALELO Y SALIDA SERIE
A continuación se muestra un esquema de un registro con entrada paralelo y salida serie y
carga asíncrona.
El funcionamiento es el siguiente: cuando en la entrada de selección desplazamiento /carga’
hay un 0 se realiza la carga. Con el inversor este cero se convierte en un 1 y por lo tanto las
puertas NAND que hay arriba y debajo de los biestables se convierten en inversores.
A continuación se introducen los datos: en el bit que haya un 1, se activa el Preset, y en el que
haya un cero, se activa el Clear.
Para el desplazamiento se coloca un 1 en D/C’ de esta manera se consigue que nunca se
activan las entradas ni PR ni CL, ya que de las puertas NAND siempre saldrá un 1. El
desplazamiento se realiza como en un registro serie-serie.
A continuación se muestra un registro con carga paralelo y salida serie pero en este caso la
carga es síncrono, ya que se carga por las entradas síncronas

06/01/2011 Pàgina 35
Observamos que esto se consigue con un multiplexor de dos canales gobernado por
DESPLAZAMIENTO/ CARGA’. Con esto se consigue que si se quiere cargar los datos, se activan
las entradas en paralelo que van cada una a las entradas S R. Para obtener los datos se tiene
que realizar la entrada serie.
En conclusión, podemos observar que la función del multiplexor es elegir entre la carga en
serie o en paralelo.
REGISTRO DE ENTRADA Y SALIDA EN PARALELO

06/01/2011 Pàgina 36
Como se puede ver, se ha creado un registro de entrada y salida paralelo a partir de biestables
D con entrada de habilitación. La entrada de datos es cada una de las entradas D del biestable;
la entrada de habilitación se une a una entrada de habilitación global, de manera que cuando
se activa, permite que se lean los datos. Hay otra entrada (control de salida) que al activarse
permite que se lean las salidas. Aquí hemos utilizado puertas AND, aunque también podríamos
haber utilizados puertas OR y un inversor, o también buffers con entradas de alta impedancia.
REGISTRE DE DESPLAÇAMENT UNIVERSAL M74HC194 (SGS-THOMSON)
És un registre bidireccional de 4 bits, es a dir, pot desplaçar la información cap a l’esquerra i
cap a la dreta.
Es pot emprar per a transmetre informació com a qualsevol dels Registres mostrats fins ara
SÈRIE - SÈRIE, SÈRIE - PARAL·LEL, PARAL·LEL - SÈRIE, PARAL·LEL - PARAL·LEL.
PARALLEL INPUTS A, B, C i D: Són es entrades de dades en paral·lel.
S0 i S1: Són les entrades de control (manera de treballar).
SHIFT RIGHT SERIAL INPUT: És l’entrada sèrie quan desplacem cap a la dreta.
SHIFT LEFT SERIAL INPUT: És l’entrada sèrie quan desplacem cap a l’esquerra.
CLOCK: És l’entrada de rellotge.
CLEAR: Entrada d’esborrat (CLEAR) on el nivel de treball és alt i per donar ordre
d’esborrar hem de fer-la caure a cero (nivell baix).
QA – QD : Sortides d’informació paral·lel.

06/01/2011 Pàgina 37
El tipus d’operació que realitza el registre depèn de la combinació binaria que formem amb les
entrades S0 i S1,segons s’indica a la taula de la veritat:
Així, les possibles combinacions i les operacions corresponents seran:
S0 S1 Tipus d’operació
1 1
Carrega la informació present a les entrades A, B, C i D, a
les sortides QA, QB, QC i QD
0 1 Desplaça cap a l’esquerra (de QD cap a QA)
1 0 Desplaça cap a la dreta (de QA cap a QD)
0 0 Inhibeix els impulsos de desplaçament
La informació de SHIFT RIGHT SERIAL INPUT apareix a QA quan el senyal de rellotge passa de
nivell baix a nivell alt. La informació aplicada a SHIFT LEFT SERIAL INPUT apareix a QD quan es
produeix la mateixa transició.

06/01/2011 Pàgina 38
El diagrama lògic i de temps són els següents:
Pel que fa a les condicions de treball recomanades, seran:

06/01/2011 Pàgina 39
BIBLIOGRAFÍA
Libros de Consulta:
Donald L. Shilling y Charles Belove. Circuitos Electrónicos Discretos e Integrados
(2ª Edición): Marcombo - 1985
Antonio Gil Padilla. Electrónica General. 1. Dispositivos y sistemas digitales:
McGrau Hill – 1992
Paginas WEB:
http://www.electronics-tutorials.ws/sequential/seq_2.html
http://teahlab.com/multivibrators/masterslvJK/masterslavejk.html
http://es.wikipedia.org/wiki/Biestable
http://www.electronica.com.es/content/31-flip-flop
Catálogos de Componentes:
National Semiconductor 1995
Motorola FAST AND LS TTL DATA
Philips File under Integrated Circuits, IC06
ON semiconductors December, 1999 rev. 6
Texas Instrument, Marzo de 1988
SGS-Thompson Microelectronics 1992

Sistemas secuenciales

Recomendados

Recomendados

Más contenido relacionado

La actualidad más candente

La actualidad más candente (20)

Destacado

Destacado (6)

Similar a Sistemas secuenciales

Similar a Sistemas secuenciales (20)

Más de Carlos Cardelo

Más de Carlos Cardelo (20)

Último

Último (20)

Sistemas secuenciales