1 punto

1. Diseño de un Convertidor
Analógico Digital y Digital Analógico
GRUPO # 2

2. D/A Se utilizó el método
rampa de rampa continua

3. El circuito conformado por 2
transistores PNP SS8550 y un
NE555
generan una señal diente de sierra
de frecuencia
f=0,7/RC
El op-amp seguidor de voltaje con
el divisor de voltaje, es para
ajustar el off set de la señal de
modo que quede sobre el eje y sin
distorsión de la rampa.

4. Rampa

5. Pulso de sincronismo
R8
220k
U3
U3(OP)
RAMPA PUNTA DE PRUEBA
OP1P
R7
2k

6. Se detecta el inicio de la rampa
cada vez que el voltaje de la rampa
sea inferior a 0,1 voltios se genera
un pulso para sincronizar el reloj y
reiniciar el contador
Por divisor de tensión:
V = 12v (2/224) = 0,1v

7. Pulso de Sincronismo y Rampa

8. Comparador de entrada
R6
100k
Voltaje de Entrada U4
U6 Al Contador
RAMPA
RV1 OP1P
AND
Reloj
1k

9. Siempre que el voltaje de entrada sea
menor que el voltaje de la rampa la
salida del operacional será de uno
lógico permitiendo al reloj reflejarse
en la salida de la compuerta AND
cuando la rampa supere la entrada la
salida será cero y se detiene el
contador, en un valor que es
proporcional al voltaje de entrada.

10. Salida del comparador y Rampa

11. reloj
R5
100k
Voltaje de Entrada U9
U7
U8 Al Contador
RAMPA
RV2 OP1P
AND
Reloj
U5
8
1k R2
4 3
VCC
R Q
2k
7
DC
5
Pulso sincronismo CV
C3
GND
2 6 0.33uF
TR TH
1
NE555

12. La frecuencia de oscilación es
f= 1/(RC) y 16 veces la frecuencia
de la rampa para tener 16 pulsos
de reloj porque se quiere una
resolución de 4 bits 2^4 = 16

13. Reloj y Rampa
Se puede ver el reinicio del reloj al principio
de la rampa luego de salir del reset

14. Contador
U14
comparador
AND
Reloj
1 3 4 2 7 13
CLK Q0 D0 Q0 A QA
2 4 7 3 1 12
E Q1 D1 Q0 B QB
5 13 10 2 11
Q2 D2 Q1 C QC
7 6 14 9 6 10
Pulso de MR Q3 D3 Q1
Q2
11 4
D
BI/RBO
QD
QE
9
Sincronismo4520 5
6
CLK
POL
Q2
Q3
12
1
5
3
RBI
LT
QF
QG
15
14
15
Q3
7447
4042

15. EL pulso de sincronismo reinicia a cero el contador
con cada pulso de reloj se incrementa en uno la
cuenta del HEF4520BP. El Latch 4042 oculta la
secuencia de conteo al circuito 7447, una vez que el
convertidor converge, la señal del comparador
detiene el reloj a la entrada del contador, le da la
orden al latch para pasar el ultimo valor del
contador al 7447 y este muestra valor hexadecimal
el el dispay 7 segmento, durante el conteo el display
se encuentra apagado,

16. Rampa y reloj detenido en el 7mo
flanco de subida

17. Convertidor Digital Analógico
Corrientes Ponderadas
U1:A
1 3
CLK Q0
2
7
E Q1
Q2
4
5
6
V_REF
MR Q3
Vref
4520
R1
10k
R7 R6 R5 R4
10k 20k 40k 80k
R8
5k

18. La señal digital se genera con un contador binario.
Cada vez que se pulsa el botón se produce un flanco
de subida que hace avanzar el contador. La salida
digital, abre o cierra el switch analógico sumando
corrientes a través del arreglo de resistencias en la
entrada del Op-Amp. La salida del operacional será
un valor analógico proporcional a la suma se las
corrientes de entrada.

19. V 0=
−V ref
2  B 3 B 2 .
1
2
 B1 .
1
4
B0 .
1
8 
V 0=
−−12 
2
1 1
1  
2 4 1
8
=11.25

El menor incremento seria cuando B0=1 y los demas bits en 0 0001
V 0=
−−12
2
000

1
8
=0.7 5 V
