Curso: Sistema de manufactura: 03 Buses de datos

Sistema de manufactura
Ingeniería de Sistemas y Seguridad Informática
Mg. Ing. Jack Daniel Cáceres Meza, PMP
jack_caceres@hotmail.com
Sesión 04
Buses de datos

2
Mg, Ing. Jack Daniel Cáceres Meza, PMP
Introducción
1. En Informática, bus es el conjunto de
conductores eléctricos en forma de pistas
metálicas impresas sobre la tarjeta madre
del computador, por donde circulan las
señales que corresponden a los datos
binarios del lenguaje máquina con que
opera el Microprocesador.
2. Así, un bus se puede definir como una línea
de interconexión portadora de información,
constituida por varios hilos conductores (en
sentido físico) o varios canales (en sentido
lógico), por cada una de las cuales se
transporta un bit de información.
3. Los buses se caracterizan por el número de
bits que pueden transmitir en un
determinado momento.
 Un equipo con un bus de 8 bits de datos, por
ejemplo, transmite 8 bits de datos cada vez,
mientras que uno con un bus de 16 bits de datos
transmite 16 bits de datos simultáneamente.

3
La tarjeta principal -motherboard

4
Tipos de bus por función
 Bus de direcciones. Es el que emplea el microprocesador para seleccionar la dirección
de memoria o el dispositivo de I/O con el se va a comunicar. Es del tipo unidireccional:
de la CPU a la memoria ó a los elementos de entrada y salida.
2 ^ 20 líneas de dirección = 1’048,576 bytes (1MB)
 Bus de datos. Es por donde el microprocesador intercambia los datos con el elemento
seleccionado por el bus de dirección. Es bidireccional: los datos pueden fluir hacia ó
desde la CPU, según la operación que se este realizando (lectura ó escritura). Longitud
es potencia de 2.
 Bus de control. Es por el que circulan las señales auxiliares de gobierno y
sincronización del sistema (señal de reloj, señal de reset, señales de lectura y escritura
en memoria, etc.).
[STALLINGS 3.4]

5

6
Tipo de bus basado en su dedicación
 Dedicado
 Asignación permanente a una función o subconjunto físico de
componentes del computador.
 Uso de múltiples buses cada uno de los cuales conecta solo un
subconjunto de módulos.
 Ventajas: Elevado rendimiento
 Desventajas: Incremento costos y tamaño del sistema
 Multiplexado
 Utiliza las mismas líneas para funciones diferentes en distintos instantes
de tiempo.
 Ventajas: Ahorro de espacio y costos
 Desventajas: Es requerida una circuitería más compleja en los módulos de
los dispositivos. Eventos que comparten las mismas líneas no pueden
ocurrir en paralelo
Universidad Central de Venezuela: Arquitectura de los subsistemas de buses y entrada/salida; Tema 2, GDOE C- II, Semestre I-2012

7
Tipo de bus basado en la topología de interconexión
 Bus común
 Mayor retardo de propagación de las señales entre dispositivos.
 Diferencias en las prestaciones de cada dispositivo.
 Cuello de Botella.
BControl
BDatos
BDirecciones

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Tipo de bus basado en la topología de interconexión
 Bus jerárquico
 Es posible mejorar el ancho de banda y por ende el rendimiento del bus.
 Compatibilidad entre buses.

Tipo de bus basado en la temporización
Síncrono
 Protocolo de Transmisión Síncrono
 Fácil de implementar
 Con poca flexibilidad
 Buses cortos
 Mayor ancho de banda
 Tienen una línea alimentada por un
reloj maestro. Todo funciona en
múltiplo del reloj del bus.
 Todas las actividades del bus
tardan un número entero de estos
ciclos llamados ciclo de bus.
 Es difícil aprovechar mejoras
futuras en la tecnología.
 Se ve afectado por las diferencias
de velocidad de los dispositivos
conectados a él.
Asíncrono
 Protocolo de Transmisión
Asíncrono
 Permite adaptar la transferencia a
la velocidad del dispositivo.
 Compagina dispositivos lentos y
rápidos.
 No se rige en base a un reloj
maestro.
 Utilizan un protocolo de
presentación (handshaking).

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Tipo de bus basado en los componentes que se
interconectan
 Bus Procesador-Memoria
 Los componentes interconectados son por lo general elementos
sincrónicos.
 Este bus es corto, de alta velocidad y gran ancho de banda.
 Bus E/S
 Se obliga a que el bus se adapte a un amplio rango de dispositivos
sincrónicos y asincrónicos con velocidades de operación diferentes.
 Es por lo general largo, versátil y con amplio ancho de banda.
 Bus Backplane
 Permite equilibrar las demandas de comunicación procesador-memoria
con las demandas de comunicación de los dispositivos de E/S- memoria.
 Así, sirve de interfaz entre el subsistema interno del computador y el
subsistema externo.

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12
Resumen Técnicas de E/S

13

14
Aspectos a considerar
• Ancho de banda
• Cantidad máxima de memoria que se puede direccionar.
• Más bits de datos por transferencia.
• Palabra.
• Tamaño generalmente igual al número de bits utilizados para representar un
número entero y la longitud de una instrucción.
• Una palabra es la cantidad de datos que la CPU puede procesar en un ciclo
de reloj.
• Ancho de banda de un periférico es el número de transacciones por
unidad de tiempo.
• Latencia de un periférico
• Tiempo entre la orden de transacción y el fin de su ejecución.
• Arbitraje
• Ciclo

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Arbitraje
 Si existen varios dispositivos maestros en un bus:
 ¿Cuál de ellos puede utilizar el bus en caso de peticiones simultáneas?
 ¿Cómo se gestionan las prioridades de acceso?
 Arbitro del bus
 Es el componente lógico encargado de resolver, en base a alguna política
determinada, las necesidades, comunicación y conflictos de accesos de
los dispositivos al subsistema de buses.
 Arbitraje del bus

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Política de arbitraje
 Árbitros “Daisy Chain”
 La asignación del recurso se realiza mediante una señal que recorre o
atraviesa una cadena serial de procesadores.
Este árbitro tiene todo su hardware
centralizado en una posición física y
recibe todas las peticiones de los
procesadores y de el salen las
asignaciones necesarias.
La mayor parte de la lógica de control necesaria
para arbitrar los recursos se encuentra distribuida
entre los procesadores.
Cada árbitro recibe las peticiones de su procesador
asociado, además de otras señales necesarias
provenientes de los demás árbitros de los
procesadores, y asigna el recurso en cuestión a su
procesador según la lógica del sistema.

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 Centralizado con prioridad fija
• El árbitro se ubica en una unidad de hardware central y el algoritmo que se ejecuta maneja prioridades fijas.
• Cada dispositivo genera una petición por la línea común de “Solicitud de bus”.
• El controlador del bus recibe la petición devuelve una señal por la línea de “Bus asignado”.
• Esta línea cruza serialmente todos los dispositivos.
• Si el dispositivo recibe la señal y en ese momento no desea usar el bus, entonces deja pasar la señal y la recibe el próximo
dispositivo en la cadena, pero si el dispositivo desea usar el bus, entonces este bloquea la señal (no la deja pasar) y activa
la línea de “Bus ocupado”, desactivando también la de “Solicitud de bus”, para luego comenzar su transmisión de datos a
través del bus.
• Mientras dura esta transmisión, la señal de “Bus asignado” permanece activa y se desactiva esta junto a la de “Bus
ocupado” solo cuando termina la comunicación.
• Luego se repite este proceso si existen nuevas peticiones de acceso al bus.

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 Distribuido con prioridad rotativa
• Este se encuentra distribuido en módulos asignados a cada dispositivo, por lo que las solicitudes de uso del bus por parte
de los dispositivos van conectadas directamente a su modulo o árbitro asociado.
• La prioridad rotativa se consigue conectando en circulo la línea de “Bus asignado”, de forma tal que la asignación del bus
vaya pasando por todos los dispositivos. Sobre la línea “Bus asignado” se encuentra un pulso de reloj girando en circulo,
siempre en el mismo sentido.
• Cuando un árbitro de bus que no ha recibido de su dispositivo asociado la señal “Solicitud de bus” recibe la señal “Bus
asignado”, simplemente la deja pasar, pero si desea acceder al bus, entonces retendrá la señal “Bus asignado” y, cuando
haya concluido el acceso, dejara pasar la señal al siguiente dispositivo.

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 Árbitros Polling
 La asignación del recurso se realiza mediante una señal que recorre o
atraviesa una cadena serial de procesadores.
En este, parte de la lógica de control esta
distribuida en los componentes del sistema y,
parte en una unidad central.
Se coloca en una unidad central el hardware que
ha de realizar las funciones de comunicación
entre varios procesadores y en los módulos
separados, las funciones exclusivas de cada
procesador.

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 Polling centralizado
• Mediante el bus de prioridad el árbitro fija una dirección especifica preestablecida para cada dispositivo y selecciona el
que podrá usar el bus.
• Cada dispositivo solicita el bus mediante la línea “Solicitud de bus”.
• Cuando el árbitro o controlador de bus recibe una petición o solicitud de uso del bus, empieza a contar y generar en una
secuencia preestablecida las direcciones de los dispositivos y cuando alguno de estos reconoce su dirección luego de
haber solicitado el bus, entonces activa la señal de “Bus ocupado”, utiliza el bus y el árbitro detiene la cuenta hasta que
termine su transmisión y desactive la señal de “Bus ocupado”.
• Si se producen nuevas solicitudes, la cuenta comenzara desde cero o a partir del ultimo dispositivo atendido.

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 Polling semidistribuido
• Cada dispositivo dispone de un contador individual cuya cuenta funciona con los pulsos de reloj de un oscilador o reloj
global y común a todos.
• Cuando un dispositivo que ha solicitado el bus, en la cuenta de su contador alcanza su dirección, inhibe o bloquea el reloj
activando la línea de “Bus ocupado” y cuando este finaliza su transmisión, entonces la desactiva, continuando el
funcionamiento del reloj y por ende la cuenta en base a un algoritmo de prioridad rotativa.

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Ciclo de un bus
 Conjunto de etapas requeridas de parte de un componente para
utilizar el bus del sistema.
• Obtener el uso del bus.
• Transferir la petición al otro módulo mediante
las líneas de control y dirección apropiadas.
• Esperar a que el segundo módulo envíe el
dato.
• Obtener el uso del bus
• Transferir el dato a través del bus

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Interfase
I / O
Dispositivos
Entrada
Dispositivos
Salida
CPU
RAM
Puertos
I / O
BC
ROM
BC
DD HD
DVD CD BC
uP
Bus de
control
(BC)
bus datos
bus direcciones
BC
Reloj
(ck)
Memoria
Diagrama en bloques de la computadora

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Conexión
 Bus de la CPU o FSB (front-side
bus). Es el que comunica el
micro con el chipset principal
(north bridge).
 Bus de expansión o
ampliación. Son los que unen
las ranuras de expansión con el
chipset sur (ISA, PCI, AGP).
 Bus de periféricos. Son los que
permiten la comunicación
entre el micro y los distintos
periféricos (SCSI, USB,
FIREWIRE).
Estos buses están controlados por chip que
vigilan y sincronizan el buen funcionamiento
de las transmisiones, evitando en lo posible
el cuello de botella, a estos circuitos se les
llama “controladores de bus”.
Dispositivos
rápidos
Dispositivos
lentos

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Bootstrap
 Bootstrap is the process of loading a set of instructions when a computer is first turned
on or booted –boot or IPL (Initial Progam Load).
 As soon as the computer is turned on, the basic input-output system (BIOS) on your
system's read-only memory (ROM) chip is "woken up" and takes charge.
 BIOS first does a power-on self test (POST) to make sure all the computer's components
are operational. Runs before the computer's video card is activated.
 Having identified the drive where boot files are located, BIOS next looks at the first
sector (a 512-byte area) and copies information from it (Master Boot Record) into
specific locations in RAM.
http://www.techopedia.com/definition/3328/bootstrap
http://whatis.techtarget.com/definition/POST-Power-On-Self-Test
http://duartes.org/gustavo/blog/post/how-computers-boot-up/

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Bootstrap
 The bootloader or bootstrap program is then loaded to initialize the OS (put OS into
memory):
 GNU grand unified bootloader (GRUB)
 NT Loader (NTLDR)
 Linux Loader (LILO)
 Network interface controller (NIC): Uses a bootloader that supports booting from a network
interface such as Etherboot or pre-boot execution environment (PXE) -an industry standard
client/server interface that allows networked computers that are not yet loaded with an
operating system to be configured and booted remotely by an administrator

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Interruptores
 Prácticamente todos los computadores disponen de un mecanismos
mediante el que otros módulos (E/S, memoria) pueden interrumpir el
procesamiento normal de la CPU. Las clases de interrupciones más
comunes son:
 Programa: Generados por alguna condición que se produce como
resultado de la ejecución de una instrucción, tal como desbordamiento
aritmético (overflow), división por cero, intento de ejecutar una
instrucción maquina inexistente, e intento de acceder fuera del espacio
de memoria.
 Temporización: Generadas por un temporizador interno al procesador.
Esto permite al sistema operativo realizar ciertas funciones de manera
regular.
 E/S: Generadas por un controlador de E/S, para indicar la finalización sin
problemas de una operación para avisar de ciertas condiciones de error.
 Fallo de Hardware: Generadas por un fallo tal como la falta de potencia
de alimentación o un error de paridad en la memoria.
Fuente: Luis Alberto Sota Orellana

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Petición de interrupción IRQ ("Interrupt Request")
 El "modus operandi" es como sigue: Cuando se recibe la petición de
interrupción, el procesador termina la instrucción que está ejecutando; guarda
el contenido de los registros; deshabilita el sistema de interrupciones; ejecuta
el "servicio", y vuelve a su punto de ejecución. El servicio suele terminar con
una instrucción ("Interrupt Return") que restituye el contenido de los registros
y vuelve a habilitar el sistema de interrupciones. Para su gestión existen tres
tipos de elementos de soporte:
 Ciertas líneas específicas (IRQ's) en el bus de control
 El controlador de interrupciones (PIC). Un procesador específico que realiza cierta
elaboración previa de las peticiones antes de entregar la señal a la CPU.
 Ciertas patillas específicas en el procesador.
 El resumen del proceso es como sigue: Un periférico, tarjeta o dispositivo
necesita atención; a tal efecto pone en tensión baja una de las líneas IRQ del
bus de control (que le había sido asignada). La señal es recogida por el PIC,
que la procesa, la clasifica, y envía una señal a una de las patillas del
procesador. A continuación el procesador se da por notificado y pregunta que
tipo de excepción debe atender. Como respuesta, PIC asigna un número de
servicio (0-256) en forma de un octeto que es colocado en el bus de datos, con
lo que estamos en el punto inicial del proceso.

29
Líneas de petición de interrupción

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Nivel de prioridad
 El PIC dispone de 16 niveles de prioridad, numerados del 0 al 15, de forma
que los de número más bajo se atienden antes que los de número más
alto. La asignación a cada nivel es como sigue:
 Como puede verse, la prioridad más alta se asigna a las interrupciones no
enmascarables (NMI ) para el control interno. A continuación se atienden
IRQ0 e IRQ1; asignadas como hemos visto al cronómetro del sistema y
al teclado (el cronómetro no puede ser interrumpido por nadie porque
perdería la hora). Después se atienden las peticiones IRQ8 a IRQ15 del
controlador esclavo, que hereda la prioridad de IRQ2 de la que está
colgado (en realidad no existe IRQ2). A continuación se atienden las
IRQ3 a IRQ7. Las peticiones de prioridad más baja son las del
controlador estándar de disquetes (IRQ6) y las del puerto de impresora
LPT1 (IRQ7).

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Bus ISA -Industry Standard Architecture

32
Bus PCI -Peripheral Components Interconnect

33
ARQUITECTURA PCI
32-Bits PCI Bus Conenectors
64-Bits PCI Bus Conenectors
32-Bits PCI Card 64-Bits PCI Card
32-Bits PCI Card 64-Bits PCI Card

34
Bus PCIExpress

35
Bus AGP -Accelerated Graphics Port

36
Bus PCMCIA

37

38
Gráficos
Bus de expansión
Interfaz con
el bus de
expansión
VídeoP1394SCSI LAN
Bus del sistema
Bus de alta velocidad
Bus local Cache/
AdaptadorProcesador
Memoria
principal
FAX
Modem
Serie
Arquitectura de altas prestaciones

39
Procesador/
cache
SCSI
Bus de sistemas
Procesador/
cache
DRAM
Controlador
de memoria
Adaptador al
bus de expansión
Adaptador
al bus
de expansión
Bus PCI
SCSI LAN LAN
Adaptador
PCI a PCI
Adaptador al
anfitrión (HOST)
Bus PCI
Adaptador
al bus
de expansión
Sistema servidor típico

40
Procesador
Adaptador/
controlador
de memoria
cache
DRAM
Dispositivos
E / S básicos
SCSI
Imágenes
en
movimientoAudio
GráficosAdaptador
del bus
de expansión
Bus de expansión
LAN
Sistema típico de sobremesa
Bus PCI

41
VELOCIDADES DE BUS
Ancho
(bits)
Clock
(MHz)
Velocidad de Bus
(Mbytes/seg)
Bus
ISA 8 bits 8 5.3 5.3
ISA 16 bits 16 8.33 8.33
EISA 32 8.33 33.3
VLB 32 33 133.3
PCI v 2.0 32 33 133.3
PCI v 2.1 64 66 533.3
AGP 32 66 266.6
AGP (x2) 32 66x2 533.3
AGP (x4) 32 66x4 1066.6

42
Ejercicio
 La frecuencia del reloj del bus de la figura es de 100 MHz.
a) ¿Cuál es el ancho de banda de este bus?
b) ¿Cuánto tiempo se necesita para transferir un fichero de 100 MB?
c) Queremos instalar en este sistema una memoria con un tiempo de
respuesta de 50 ns. ¿Tendremos algún problema? En tal caso, ¿qué
solución propones?

43
Ejercicio
 Se tiene un procesador que cuenta con una frecuencia de reloj de 4
GHz y que es alimentado con una tensión nominal de 1.2 V. Se está
evaluando reemplazar ese procesador por uno de doble núcleo, en el
que cada núcleo es alimentado con una tensión de 0.9 V, y tiene una
frecuencia de reloj de 2.4 GHz.
a) Si el área ocupada por el procesador de doble núcleo es el doble de la
ocupada por el procesador de un solo núcleo, calcule cuánto será el
consumo de potencia del dual-core en función del procesador unicore.
b) Suponiendo una aceleración lineal, calcule cuánto más rápida se ejecutará
una determinada tarea en el procesador con dos núcleos.
c) En función de las variaciones de consumo y de performance, indique si
conviene o no reemplazar el procesador original por el de doble núcleo.
La potencia disipada es proporcional a la frecuencia y al cuadrado de la tensión:
P = k * f * (V)2

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