Circuitos sumadores y codificadores

Fundamentos de Computadores
V. A. García Alcántara; M. Gascón de Toro; A. Leal Hernández Pág. - 1
Tema 3
CIRCUITOS ELECTRÓNICOS COMBINACIONALES.
3.1. SEMISUMADOR Y SUMADOR TOTAL.
En este capítulo nos centraremos en el estudio de los circuitos sumadores, sus diferentes
formas de trabajar y sus aplicaciones más importantes.
Los circuitos sumadores más sencillos que podemos encontrar son el semisumador y el
sumador total. Veamos cada uno de ellos.
3.1..1.- Semisumador.
Es el más simple de todos los circuitos sumadores.
Permite sumar dos bits (siempre deberán ser bits del mismo peso), dándonos como resultado de
la operación la suma, y el acarreo.
Veamos su tabla de verdad, en la que ai y bi representan los bits a sumar y Si y Ci+1 la suma
resultante y el acarreo.
ai bi Si Ci+1
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
De la tabla de verdad obtenemos las expresiones de Si y de Ci+1, que son las siguientes:
La implementación de estas dos funciones nos dará el circuito resultante para el semisumador,
que representamos en la figura 1.
iii
iiI
baC
baS
=
⊕=
+1

En lo sucesivo, este circuito lo representaremos mediante el bloque funcional mostrado en la
figura 2.
3.1.2. Sumador total.
El semisumador estudiado en el apartado anterior, presenta el inconveniente de tener
sólo dos entradas, hecho éste que será muy negativo en muchas aplicaciones. Veamos un
ejemplo aclaratorio.
Supongamos que necesitamos sumar dos números de tres bits:
a2...a0 y b2...b0. El resultado de la suma sería el siguiente:
C2 C1
a2 a1 a0
b2 b1 b0
C2 C1
C3 S2 S1 S0
Primero se sumarían los bits menos significativos a0 y b0, generando el bit de suma S0 y otro de
acarreo C1. Esta operación la podemos realizar perfectamente con un semisumador. Sin embargo,
la siguiente suma a realizar nos obligaría a utilizar tres bits: a1, b1 y el de acarreo anterior C1. Es
evidente que esta suma de tres bits, así como la siguiente, no la podemos realizar con el
semisumador que sólo nos permite la suma de dos bits del mismo peso.
Este problema queda solucionado utilizando el sumador total, circuito que suma tres bits del
mismo peso, dando a su salida la suma y el acarreo.
Veamos su tabla de verdad.
ai bi Ci Si Ci+1
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

De la tabla de verdad obtenemos las expresiones de Si y de Ci+1 que son las
siguientes:
El circuito resultante al implementar estas funciones es el representado en la figura 3.
En lo sucesivo, representaremos al sumador total mediante el bloque funcional de la figura 4.
3.2.- CUADRUPLE SUMADOR TOTAL.
El cuádruple sumador total es un sumador paralelo con generación del acarreo en serie.
La suma en paralelo puede realizarse de dos formas: generando el acarreo en serie y
generando el acarreo en paralelo. Estudiaremos el primero.
a) SUMADOR PARALELO CON GENERACION DEL ACARREO EN SERIE.
Es la forma más sencilla de realizar un sumador en paralelo. Cada sumador realiza la
suma de dos bits del mismo peso junto con el acarreo generado al sumar los bits de peso inferior.
Sean An,...A1 y Bn,...B1 los dos números a sumar. En un primer sumador (que podría ser
un semisumador) se combinarían A1 y B1, que se llevarían a las entradas Ai y Bi. Ci sería 0, ya
que no habría acarreo inicial. Obtendríamos a la salida de este primer sumador, la suma S1 y el
acarreo C2. Este acarreo se llevaría al siguiente sumador junto con A2 y B2 par obtener S2 y C3. Y
así sucesivamente. La estructura de este circuito aparece en la figura 6.
iiiiiii
iiii
CbCabaC
CbaS
++=
⊕⊕=
+1

Es completamente necesario que todos los bits a sumar de ambos números, Ai y Bi, se
apliquen simultáneamente a las entradas de los sumadores. No obstante este circuito presenta
inconvenientes que describimos a continuación.
Al presentarse simultáneamente en las entradas todos los bits a sumar, transcurrido el
tiempo de retardo necesario, a la salida aparecen los resultados; sin embargo, estos resultados no
son correctos ya que las sumas se han realizado sin considerar los acarreos generados en los
sumadores anteriores.
En el primer sumador, transcurrirán k nanosegundos hasta obtener la suma y el acarreo.
Es entonces cuando el acarreo generado en este primer sumador se aplica al segundo y transcu-
rridos otros k nanosegundos aparecen los resultados válidos en este segundo sumador. En
consecuencia, los resultados válidos aparecen en este segundo sumador al cabo de 2k
nanosegundos.
Si seguimos el razonamiento, podemos concluir diciendo que el resultado de la suma de
dos números de n bits lo obtendremos al cabo de nk nanosegundos.
Cuando el número de bits de los sumandos es pequeño, el retardo necesario para obtener
el resultado no es demasiado importante, sin embargo cuando n aumenta, se puede llegar a
tiempos de retardo realmente inaceptables.
Como ejemplo de sumador paralelo con generación del acarreo en serie, describiremos el
cuádruple sumador total, disponible comercialmente y que se representa en la figura 7.
Permite sumar dos números de cuatro bits, además de un acarreo de entrada. En la figura
7 lo representamos como bloque funcional.

3.3.- MULTIPLEXORES.
Es un circuito combinacional que dispone de entradas de datos, salida y unas entradas de
control que permiten seleccionar una de las entradas de datos para ponerla en la salida.
Si D es el número de entradas de datos y S el número de entradas de control, entre D y s se
verifica la relación:
2S
≥ D
Supongamos un multiplexor de 4 entradas de datos.Tendrá por tanto, 2 entradas de control. Su
funcionamiento lo podremos expresar mediante la siguiente tabla:
S1 S0 Z
0 0 D0
0 1 D1
1 0 D2
1 1 D3
La expresión de la salida Z será por tanto la siguiente:
Muy a menudo los multiplexores, y en general muchos circuitos M.S.I, llevan una entrada I
llamada de inhibición ó “strobe”. Puede ocurrir que esta entrada sea activa a nivel alto ó a
nivel bajo.
En el primer caso, cuando I vale 1, la salida toma el valor 0 independientemente del valor de
las entradas datos y del valor de las entradas de selección. Cuando I vale 0, la salida tomará el
valor de la entrada de datos seleccionada por las entradas de control.
Figura 1.
A nivel de bloque funcional, el multiplexor descrito anteriormente, lo podemos representar de
la siguiente forma (Figura 1):
Los multiplexores son muy utilizados para generar funciones lógicas y como convertidores
paralelo-serie.
3D0S1S2D0S1S1D0S1S0D0S1SZ +++=

3.4.- APLICACIONES DE LOS MULTIPLEXORES.
Entre las aplicaciones más importantes podemos citar las siguientes:
• Extensión de multiplexores.
• Conversión paralelo-serie
• Generación de funciones lógicas.
Estudiaremos con detalle la extensión de multiplexores.
3.4.1.- Extensión de multiplexores.
En ocasiones nos encontraremos con la necesidad de utilizar un multiplexor de mayor
capacidad que los que disponemos.
Estudiaremos cómo obtener multiplexores de mayor capacidad a partir de un determinado tipo
de multiplexor. A esta aplicación se le llama extensión de multiplexores.
Veamos un caso práctico.
Supongamos que tenemos multiplexores de 4 canales (dos entradas de selección) y deseamos
diseñar un multiplexor de 16 canales (4 entradas de selección).
En principio dispondríamos, en una primera etapa, un grupo de 4 multiplexores de 4 canales.
Estos 4 multiplexores nos proporcionan las 16 entradas de datos requeridas.
Las entradas de control de estos multiplexores se conectarían en paralelo (se conectarían entre
sí todas las S0 por un lado y todas las S1 por otro).
Las salidas de estos 4 multiplexores, se conectarían a su vez a las entradas de otro multiplexor
de 4 canales, cuyas entradas de control serían a su vez las dos entradas de control más
significativas del nuevo multiplexor de 16 canales.
Como se puede apreciar en la figura 2, el circuito resultante dispone de 16 entradas de datos
(canales), de 4 entradas de control (S´0, S´1, S´2 y S´3) y de una entrada de inhibición I activa
a nivel bajo.

Figura 2
3.5.- CODIFICADORES.
Son circuitos combinacionales con p entradas y q salidas. La relación entre p y q es la
siguiente:

2q
≥ p
Cuando una de las entradas se activa con un valor que se habrá prefijado de antemano (0 ó 1)
a la salida aparecerá la combinación binaria correspondiente al número decimal que se haya
asignado a dicha entrada.
Existen codificadores con prioridad y sin prioridad.
El concepto de prioridad es el siguiente: cuando en un codificador se activan simultáneamente
varias entradas, a la salida aparecerá la combinación equivalente a la entrada a la que se le ha
asignado mayor prioridad Supongamos como ejemplo un codificador octal con prioridad, y
entradas y salidas activas a nivel alto. Su tabla de funcionamiento es la siguiente:
Figura 3
Normalmente la prioridad se establece en razón del número decimal asignado a las entradas.
A mayor número decimal, mayor prioridad.
A7 A6 A5 A4 A3 A2 A2 A0 Q2 Q1 Q0
1 X X X X X X X 1 1 1
0 1 X X X X X X 1 1 0
0 0 1 X X X X X 1 0 1
0 0 0 1 X X X X 1 0 0
0 0 0 0 1 X X X 0 1 1
0 0 0 0 0 1 X X 0 1 0
0 0 0 0 0 0 1 X 0 0 1
0 0 0 0 0 0 0 1 0 0 0
En esta tabla las Ai representan las entradas del codificador y las Qi las salidas. I es una
entrada de inhibición activa a nivel alto y cuyo principio de funcionamiento ya fue descrito al
hablar del multiplexor.
Como bloque funcional representamos a este circuito de la forma indicada en la figura 3.

3.6.- DECODIFICADORES.
Es un circuito combinacional con p entradas y q salidas, existiendo entre ellas la siguiente
relación:
2p
≥ q
Para cada combinación de la entrada se activará una salida. Realizan por tanto la operación
opuesta a los codificadores.
Supongamos como ejemplo un decodificador hexadecimal con salidas activas a nivel bajo y
dos entradas de inhibición activas a nivel alto. Su tablas de funcionamiento es la siguiente:
I1 I2 D C B A Q0 Q1 Q2 ………………Q13 Q14 Q15
1 1 X X X X 1 1 1 ……………….. 1 1 1
1 0 X X X X 1 1 1 ……………….. 1 1 1
0 1 X X X X 1 1 1 ……………….. 1 1 1
0 0 0 0 0 0 0 1 1 ……………….. 1 1 1
0 0 0 0 0 1 1 0 1 ……………….. 1 1 1
0 0 0 0 1 0 1 1 0 ……………….. 1 1 1
……………….. ………………………………………
0 0 1 1 0 1 1 1 1 ………………… 0 1 1
0 0 1 1 1 0 1 1 1 ………………… 1 0 1
0 0 1 1 1 1 1 1 1 ………………… 1 1 0
Como bloque funcional lo representaremos según aparece en la figura 4.
Figura 4
a) Decodificadores no excitadores.
Son aquellos circuitos en los que en su salida se obtiene una corriente muy pequeña. Por
tanto, únicamente se pueden conectar a otros circuitos digitales de la misma familia.
b) Decodificadores excitadores.

Son capaces de suministrar más corriente a su salida que los anteriores, lo que les permite no
sólo atacar a otros circuitos de la misma familia, sino a otros dispositivos, tales como
displays, relés...
5.3.1.- Decodificadores BCD – 7 segmentos.
A diferencia de los decodificadores estudiados anteriormente, éstos pueden activar varias
salidas al mismo tiempo. El decodificador BCD –7 segmentos recibe por sus, cuatro entradas
el código BCD natural y se encarga de activar las salidas correspondientes a los LED que
deben iluminarse (displays) para representar, en decimal, el código introducido.
Los displays están formados por segmentos que se identifican con letras. Cada segmento está
formado por un diodo LED que absorbe una corriente aproximada de 10 ma.
La figura 5 muestra cómo se conecta un decodificador BCD – 7 segmentos a un display.
Figura 5
3.7.- APLICACIONES DE LOS DECODIFICADORES.
Las principales aplicaciones de los decodificadores son las siguientes:
• Extensión de decodificadores.
• Convertir cualquier código BCD a Decimal.
• Implementación de funciones lógicas.
3.8.- COMPARADORES.
Son circuitos combinacionales que nos informan sobre la igualdad o desigualdad de dos.
números que introducimos por sus entradas. En el caso de que sean distintos, también nos
dice cual es el mayor de los dos.
La tabla de verdad de un comparador para números de un bit sería la siguiente:
A B GA>B EA=B LA<B
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
La salida GA>B se activa (se pone a 1) cuando el número A es mayor que el número B. La
salida EA=B al activarse, indica que los números A y b son iguales. Finalmente, la salida LA<B
se activa cuando el número A es menor que el número B.
La expresión de estas salidas sería la siguiente:

La implementación de las mismas nos permitiría obtener el comparador para números de un
bit. Como bloque funcional lo representamos en la figura 6.
Figura 6
Los comparadores más comúnmente utilizados, son los de 4 y los de 5 bits. A continuación
describiremos cada uno de ellos.
a) Comparador de 5 bits.
Compara dos números de 5 bits. Tiene tres salidas llamadas igual que en el comparador de
números de 1 bit. Suelen tener también una entrada de inhibición.
Su tabla de verdad es la siguiente: (A y B son en este caso números de 5 bits)
I A B GA>B EA=B LA<B
0 X X 0 0 0
1 A=B 0 1 0
1 A<B 0 0 1
1 A>B 1 0 0
En este caso consideramos que la entrada de inhibición es activa a nivel bajo.
Este circuito lo representaremos mediante el bloque funcional de la figura 7.
Figura 7
BAL
BAE
BAG
BA
BA
BA
=
⊕=
=
<
=
>

b) Comparador de 4 bits.
Compara dos números de 4 bits. Tiene las mismas salidas que el comparador, descrito
anteriormente.
Además, tiene tres entradas que llamaremos G-1, E-1 y L-1 que permitirán interconectar varios
de estos circuitos cuando haya que comparar números de más de 4 bits.
Su tabla de verdad es la siguiente:
A B G-1 E-1 L-1 G E L
A>B X X X 1 0 0
A<B X X X 0 0 1
A=B 1 0 0 1 0 0
A=B 0 1 0 0 1 0
A=B 0 0 1 0 0 1
Representaremos este circuito mediante el bloque funcional de la figura 8.
Figura 8

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