✅ Al finalizar esta sesión el estudiante será capaz de:
• Conocer las tecnologías de lógica digital.
• Entender como funciona el #CPLD.
• Entender como funciona el #FPGA.
Registro del Pic16F84A más importante y utilizado, los bits de este registro indican el estado de la última operación aritmética, causa el reset y selecciona el banco para la memoria de datos.
Registro del Pic16F84A más importante y utilizado, los bits de este registro indican el estado de la última operación aritmética, causa el reset y selecciona el banco para la memoria de datos.
Las fuentes de alimentación conmutadas (switching)Jomicast
Los circuitos de una fuente de alimentación conmutada es esencialmente un convertidor DC-DC, con un voltaje de salida cuya magnitud puede se controlada. Estas fuentes poseen un alto rendimiento, menor tamaño, y peso. Producen mucho menos perdidas que las fuentes convencionales lineales.
Montaje de un interruptor activado por sonidoJomicast
Este equipo permite activar un relé que abre o cierra un contacto cuando recibe una señal sonora, y permitiendo por lo tanto el encendido o apagado de un equipo.
Sección 3.2 Propiedades de la transformada Z de señales discretasJuan Palacios
Sección 3.2 "Propiedades de la transformada Z de señales discretas" de la unidad Transformada Z y sus aplicaciones del curso de Procesamiento Digital de Señales de la Universidad Autónoma de Nayarit
Las fuentes de alimentación conmutadas (switching)Jomicast
Los circuitos de una fuente de alimentación conmutada es esencialmente un convertidor DC-DC, con un voltaje de salida cuya magnitud puede se controlada. Estas fuentes poseen un alto rendimiento, menor tamaño, y peso. Producen mucho menos perdidas que las fuentes convencionales lineales.
Montaje de un interruptor activado por sonidoJomicast
Este equipo permite activar un relé que abre o cierra un contacto cuando recibe una señal sonora, y permitiendo por lo tanto el encendido o apagado de un equipo.
Sección 3.2 Propiedades de la transformada Z de señales discretasJuan Palacios
Sección 3.2 "Propiedades de la transformada Z de señales discretas" de la unidad Transformada Z y sus aplicaciones del curso de Procesamiento Digital de Señales de la Universidad Autónoma de Nayarit
⭐⭐⭐⭐⭐ Device Free Indoor Localization in the 28 GHz band based on machine lea...Victor Asanza
By exploiting the received power change in a communication link produced by the presence of a human body in an otherwise empty room, this work evaluates indoor free device localization methods in the 28 GHz band using machine learning techniques. For this objective, a database is built using results from ray tracing simulations of a system comprised of 4 receivers and up to 2 transmitters, while a person is standing within the room. Transmitters are equipped with uniform linear arrays that switch their main beams sequentially at 21 angles, whereas the receivers operate with omnidirectional antennas. Statistical localization error reduction of at least 16% over a global-based classification technique can be obtained through the combination of two independent classifiers using one transmitter and a reduction of at least 19% for 2 transmitters. An additional improvement is achieved by combining each independent classifier with a regression algorithm. Results also suggest that the number of examples per class and size of the blocks (strips) in which the study area is partitioned play a role in the localization error.
La siguiente partición funcional que incluye una Maquina Secuencial Sincrónica (MSS) y tres registros de sostenimiento, debe realizar el ingreso de datos a cada uno de los registros y luego permitirá encontrar el valor máximo y mínimo ingresado. Además, cada uno de los registros indicados es de 8 bits para mostrar los valores encontrados de máximo (Qmax) y mínimo (Qmin) serán de 8 bits cada uno. El sistema digital funciona con una MSS modelo Moore de la siguiente forma:
1. La MSS luego de ser reiniciado empieza en el estado inicial.
2. El Sistema Digital en el estado inicial, esperará que el usuario presione y suelte la tecla Start dos veces, luego de lo cual esperará el ingreso de datos.
3. El ingreso de datos se lo hará presentando un byte en la entrada Datos, presionando y soltando la tecla Load (el usuario deberá realizar este paso tres veces, uno por cada registro).
4. Luego de ingresar los 3 datos, el usuario deberá presionar y soltar la tecla Find. Esta señal es la que le indica a la MSS del Sistema Digital, que es momento de realizar la búsqueda del valor máximo y mínimo.
5. Una vez finalizado el proceso de búsqueda de los valores máximo y mínimo, se activará la salida Done. El valor máximo se guardará en el RegistroMax y se presentará en su salida Qmax, por otro lado, el valor mínimo se guardará en el RegistroMin y se presentará en su salida Qmin.
6. La señal Done, las salidas Qmax y Qmin se presentarán hasta que el usuario presione y suelte la tecla Start una vez, luego de lo cual la MSS regresará al estado inicial.
Researcher in fields like Digital Systems Design based on FPGA, Embedded Systems, Open-Source Hardware, Artificial Intelligence and Biomedical Signal Processing with a major research interest in Brain-Computer Interface.
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⭐⭐⭐⭐⭐ Trilateration-based Indoor Location using Supervised Learning AlgorithmsVictor Asanza
The indoor positioning system (IPS) has a wide range of applications, due to the advantages it has over Global Positioning Systems (GPS) in indoor environments. Due to the biosecurity measures established by the World Health Organization (WHO), where the social distancing is provided, being stricter in indoor environments. This work proposes the design of a positioning system based on trilateration. The main objective is to predict the positioning in both the ‘x’ and ‘y’ axis in an area of 8 square meters. For this purpose, 3 Access Points (AP) and a Mobile Device (DM), which works as a raster, have been used. The Received Signal Strength Indication (RSSI) values measured at each AP are the variables used in regression algorithms that predict the x and y position. In this work, 24 regression algorithms have been evaluated, of which the lowest errors obtained are 70.322 [cm] and 30.1508 [cm], for the x and y axes, respectively.
Published in: 2022 International Conference on Applied Electronics (AE)
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⭐⭐⭐⭐⭐ Learning-based Energy Consumption PredictionVictor Asanza
✅ Published in: https://doi.org/10.1016/j.procs.2022.07.035
As more people send information to the cloud-fog infrastructure, this brings many problems to the management of computer energy consumption. Therefore, energy consumption management of servers, fog devices and cloud computing platform should be investigated to comply with the Green IT requirement. In this paper, we propose an energy consumption prediction model consisting of several components such as hardware design, data pre-processing, characteristics extraction and selection. Our main goal is to develop a non-invasive meter based on a network of sensors that includes a microcontroller, the MQTT communication protocol and the energy measurement module. This meter measures voltage, current, power, frequency, energy and power factor while a dashboard is used to present the energy measurements in real-time. In particular, we perform measurements using a workstation that has similar characteristics to the servers of a Datacenter locate at the Information Technology Center in ESPOL,
which currently provide this type of services in Ecuador. For convenience, we evaluated different linear regression models to select the best one and to predict future energy consumption based on the several measurements from the workstation during several hours which enables the consumer to optimize and to reduce the maintenance costs of the IT equipment. The supervised machine learning algorithms presented in this work allow us to predict the energy consumption by hours and by days.
⭐ The matlab code used for data processing are available in: https://github.com/vasanza/Matlab_Code/tree/EnergyConsumptionPredictionDatacenter
⭐ The dataset used for data processing are available in:https://ieee-dataport.org/open-access/data-server-energy-consumption-dataset
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This project analyses the optimal parameters for the shrimp farming, trying to help the aquaculture of Ecuador, using a cyberphysical system, which includes temperature, salinity, dissolved oxygen, and pH sensors to monitor the water conditions and an embedded system to control it using an XBee andATMega328p microcontrollers to remotely activate and deactivate aerators to maintain the quality of each pool in neat conditions.
⭐⭐⭐⭐⭐Classification of Subjects with Parkinson's Disease using Finger Tapping...Victor Asanza
La enfermedad de Parkinson es el segundo trastorno neurodegenerativo más común y afecta a más de 7 millones de personas en todo el mundo. En este trabajo, clasificamos a los sujetos con la enfermedad de Parkinson utilizando datos de la pulsación de los dedos en un teclado. Utilizamos una base de datos gratuita de Physionet con más de 9 millones de registros, preprocesada para eliminar los datos atípicos. En la etapa de extracción de características, obtuvimos 48 características. Utilizamos Google Colaboratory para entrenar, validar y probar nueve algoritmos de aprendizaje supervisado que detectan la enfermedad. Como resultado, conseguimos un grado de precisión superior al 98 %.
Examen 1er parcial que incluye temas de los capítulos:
Capítulo 1, historia de los sistemas IoT y sistemas ciberfísicos.
Capítulo 2, tipos de arquitecturas incluyendo las multiprocessor y multicore.
Capítulo 3, donde se estudia las memorias FLASH, RAM, EEPROM.
Capítulo 4, registros de configuraciones del ADC, PWM, comunicacion serial, I2C y SPI.
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⭐⭐⭐⭐⭐ CHARLA #PUCESE Arduino Week: Hardware de Código Abierto TSC-LAB Victor Asanza
✅ #PUCESE, organizó el webinar: "ARDUINO WEEK 2022 PUCESE"
✅ Arduino Week PUCE Esmeraldas- Charla con Expertos
➡️ This is an initiative developed by FIEC-ESPOL professors. Temperature and Speed Control Lab (TSC-LAB) is an open-source hardware development.
➡️ Topics
1- Introducción
2- Hardware de Código Abierto
3- Temperature and Speed Control Lab (TSC-LAB)
4- Códigos de ejemplo
5- Datasets
6- Publicaciones científicas
7- Proyectos
8- Cursos
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⭐⭐⭐⭐⭐ #BCI System using a Novel Processing Technique Based on Electrodes Sele...Victor Asanza
This work proposes an end-to-end model architecture, from feature extraction to classification using an Artificial Neural Network. The feature extraction process starts from an initial set of signals acquired by electrodes of a Brain-Computer Interface (BCI). The proposed architecture includes the design and implementation of a functional six Degree-of-Freedom (DOF) prosthetic hand. A Field Programmable Gate Array (FPGA) translates electroencephalography (EEG) signals into movements in the prosthesis. We also propose a new technique for selecting and grouping electrodes, which is related to the motor intentions of the subject. We analyzed and predicted two imaginary motor-intention tasks: opening and closing both fists and flexing and extending both feet. The model implemented with the proposed architecture showed an accuracy of 93.7% and a classification time of 8.8y«s for the FPGA. These results present the feasibility to carry out BCI using machine learning techniques implemented in a FPGA card.
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⭐⭐⭐⭐⭐ SOLUCIÓN EVALUACIÓN FUNDAMENTOS DE ELECTRICIDAD Y SISTEMAS DIGITALES, 2...Victor Asanza
Problema 1A: (10%) Dado la siguiente expresión booleana que define el comportamiento de la señal de salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando unos. Luego, seleccionar cuál de las siguientes opciones es la correcta.
Problema 2: (10%) Dado la siguiente expresión booleana que define el comportamiento de la señal de salida F sin minimizar, reducir dicha expresión usando mapas de Karnaugh (A, B, C, D) agrupando unos. Luego, seleccionar cuál de las siguientes opciones es la correcta.
Problema 3: (25%) Se desea diseñar un Sistemas Digital que capaz de controlar dos actuadores tipo bomba (A y B) en función del nivel de agua presente en un tanque. Este nivel de agua se monitorea con dos sensores (S0 y S1). El Sistemas Digital se muestra en la siguiente gráfica.
Problema 5: (15%): Dado el siguiente circuito digital, primero obtener la expresión resultante y luego seleccionar el mapa que corresponde al funcionamiento de dicha expresión.
Problema 6: (15%): Dado el siguiente circuito, encontrar la expresión booleana que define el comportamiento de la señal de salida F sin minimizar, luego reducir la expresión booleana usando mapas de Karnaugh (A, B, C, D) agrupando unos.
Problema 7: (20%). En la siguiente gráfica se puede observar el registro de un electrodo de Electromiografía (EMG) durante la ejecución de una tarea motora en extremidad superior. La señal EMG tiene una amplitud en el orden de los microvoltio - milivoltios y es susceptible a ruido debido a la adherencia del electrodo utilizado, frecuencia cardiaca, red eléctrica, tejido adiposo, etc. Como se muestra en la Fig. 1 el análisis post adquisición en el dominio de la frecuencia de la señal EMG indica que existe ruido de baja frecuencia menores a 5Hz debido a ruidos relacionados a movimientos relativos y en 50 Hz debido a la red eléctrica. Las señales EMG tienen información en el rango de 7 a 20Hz, por lo cual se sugiere diseñar un filtro RC paso banda que permita eliminar el ruido de la señal EMG.
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Problema #1 (50%) Dado el siguiente diagrama de un microprocesador genérico de 32 bits por instrucción de hasta 1023 instrucciones visto completamente en clase, que utiliza datos almacenados en memoria RAM (Register Files), como se muestra a continuación.
Problema #2: (10%) ¿Cuáles de las siguientes afirmaciones referentes a las memorias de Instrucciones de un microprocesador son ciertas?
Problema #3: (10%) ¿Cuáles de las siguientes afirmaciones referentes a las memorias EEPROM son ciertas?
Problema #4: (10%) ¿Cuáles de las siguientes afirmaciones referentes a las memorias de datos (Register File) son ciertas?
Problema #5: (20%) Shen et Al., escribió el paper titulado “An FPGA-based Distributed Computing System with Power and Thermal Management Capabilities” en donde desarrolla una plataforma computacional distribuida compuesta de múltiples FPGAs conectadas via Ethernet y cada FPGA está configurada como un sistema multi-core. Los núcleos en el mismo FPGA se comunican a través de la memoria compartida, mientras que diferentes FPGA se comunican a través de enlaces Ethernet, como se muestra en la siguiente gráfica.
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⭐⭐⭐⭐⭐ Performance Comparison of Database Server based on #SoC #FPGA and #ARM ...Victor Asanza
New emerging storage technologies have a great application for IoT systems. Running database servers on development boards, such as Raspberry or FPGA, has a great impact on effective performance when using large amounts of data while serving requests from many clients at the same time. In this paper, we designed and implemented an embedded system to monitor the access of a database using MySql database server installed on Linux in a standard FPGA DE10 with HPS resources. The database is designed to keep the information of an IoT system in charge of monitoring and controlling the temperature inside greenhouses. For comparison purposes, we carried out a performance analysis of the database service running on the FPGA and in a Raspberry Pi 4 B to determine the efficiency of the database server in both development cards. The performance metrics analyzed were response time, memory and CPU usage taking into account scenarios with one or more requests from clients simultaneously.
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La siguiente partición funcional que incluye una Maquina Secuencial Sincrónica (MSS) y tres registros de sostenimiento, debe realizar el ingreso de datos a cada uno de los registros y luego permitirá encontrar el valor máximo y mínimo ingresado. Además, cada uno de los registros indicados es de 8 bits para mostrar los valores encontrados de máximo (Qmax) y mínimo (Qmin) serán de 8 bits cada uno. El sistema digital funciona con una MSS modelo Moore de la siguiente forma:
1. La MSS luego de ser reiniciado empieza en el estado inicial.
2. El Sistema Digital en el estado inicial, esperará que el usuario presione y suelte la tecla Start dos veces, luego de lo cual esperará el ingreso de datos.
3. El ingreso de datos se lo hará presentando un byte en la entrada Datos, presionando y soltando la tecla Load (el usuario deberá realizar este paso tres veces, uno por cada registro).
4. Luego de ingresar los 3 datos, el usuario deberá presionar y soltar la tecla Find. Esta señal es la que le indica a la MSS del Sistema Digital, que es momento de realizar la búsqueda del valor máximo y mínimo.
5. Una vez finalizado el proceso de búsqueda de los valores máximo y mínimo, se activará la salida Done. El valor máximo se guardará en el RegistroMax y se presentará en su salida Qmax, por otro lado, el valor mínimo se guardará en el RegistroMin y se presentará en su salida Qmin.
6. La señal Done, las salidas Qmax y Qmin se presentarán hasta que el usuario presione y suelte la tecla Start una vez, luego de lo cual la MSS regresará al estado inicial.
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⭐⭐⭐⭐⭐ Charla FIEC: #SSVEP_EEG Signal Classification based on #Emotiv EPOC #BC...Victor Asanza
Este trabajo presenta el diseño experimental para el registro de señales de electroencefalografía (EEG) en 20 sujetos sometidos a potenciales evocados visualmente en estado estable (SSVEP). Además, la implementación de un sistema de clasificación basado en las señales SSVEP-EEG de la región occipital del cerebro obtenidas con el dispositivo Emotiv EPOC.
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⭐⭐⭐⭐⭐ #FPGA Based Meteorological Monitoring StationVictor Asanza
In this paper, we propose to implement a meteorological monitoring station using embedded systems. This model is possible thanks to different sensors that enable us to measure several environmental parameters, such as i) relative humidity, ii) average ambient temperature, iii) soil humidity, iv) rain occurrence, and v) light intensity. The proposed system is based on a field-programmable gate array device (FPGA). The proposed design aims at ensuring highresolution data acquisition and at predicting samples with precision and accuracy in real-time. To present the collected data, we develop also a web application with a simple and friendly user interface.
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⭐⭐⭐⭐⭐ SSVEP-EEG Signal Classification based on Emotiv EPOC BCI and Raspberry PiVictor Asanza
This work presents the experimental design for recording Electroencephalography (EEG) signals in 20 test subjects submitted to Steady-state visually evoked potential (SSVEP). The stimuli were performed with frequencies of 7, 9, 11 and 13 Hz. Furthermore, the implementation of a classification system based on SSVEP-EEG signals from the occipital region of the brain obtained with the Emotiv EPOC device is presented. These data were used to train algorithms based on artificial intelligence in a Raspberry Pi 4 Model B. Finally, this work demonstrates the possibility of classifying with times of up to 1.8 ms in embedded systems with low computational capacity.
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⭐⭐⭐⭐⭐ SOLUCIÓN LECCIÓN FUNDAMENTOS DE ELECTRICIDAD Y SISTEMAS DIGITALES, 2do ...Victor Asanza
Problema #1,2,3: (10%) El siguiente circuito es de un filtro paso banda. Los datos del circuito son los siguientes, R1 = 1K[Ω] y R2 = 1K[Ω]. ¿cuáles de las siguientes afirmaciones son correctas?
Problema #4,5,6: (10%) El siguiente bloque convertidor analógico digital (ADC) de 8 bits de resolución, se tiene un voltaje de referencia de 5Vcc. ¿cuáles de las siguientes afirmaciones son correctas?
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Problema #1 (x%). El siguiente es un Sistema Digital que tiene las señales ‘A’,’ B’, ‘C’ y ‘D’ como entradas de un bit; por otro lado, la señal ‘Y’ es una salida de un bit tal como se muestra en la siguiente imagen:
El comportamiento de la señal de salida ‘Y’ en función de las señales de entrada, es descrito con el siguiente código VHDL:
Código GitHub:
https://github.com/vasanza/MSI-VHDL/blob/2021PAO1/ExamenParcial/ExamSD1_1.vhd
Realizar los siguientes desarrollos:
a) Usando mapas de karnaught y agrupamiento de minterms (SOP), simplificar la expresión booleana hasta obtener su minima expresión (x/2 %).
b) Utilizando puertas lógicas, graficar el circuito que represente a la ecuación simplificada en el literal anterior (x/2 %).
Problema #2 (x%). El siguiente es un Sistema Digital que tiene las señales ‘A’ y ‘B’ como entradas de dos bits; por otro lado, la señal ‘Y’ es una salida de dos bits tal como se muestra en la siguiente imagen:
El comportamiento de la señal de salida ‘Y’ en función de las señales de entrada, es descrito con el siguiente código VHDL:
Código GitHub:
https://github.com/vasanza/MSI-VHDL/blob/2021PAO1/ExamenParcial/ExamSD1_2.vhd
Realizar los siguientes desarrollos:
a) Usando mapas de karnaught y agrupamiento de minterms (SOP), simplificar la expresión booleana hasta obtener su minima expresión de Y(1) = f(A(1),A(0),B(1),B(0)) y Y(0) = f(A(1),A(0),B(1),B(0)) (x/2 %).
b) Indicar con sus propias palabras el funcioamiento que realiza el sistemas digital propuesto (x/2 %).
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Propuesta 1: BÚSQUEDA DE DATOS
Propuesta 2-3: ORDENAMIENTO DE DATOS
Propuesta 4: Microprocessor Architecture.
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Metodología - Proyecto de ingeniería "Dispensador automático"cristiaansabi19
Esta presentación contiene la metodología del proyecto de la materia "Introducción a la ingeniería". Dicho proyecto es sobre un dispensador de medicamentos automáticos.
Expo sobre los tipos de transistores, su polaridad, y sus respectivas configu...LUISDAMIANSAMARRONCA
a polarización fija es una técnica de polarización simple y económica, adecuada para aplicaciones donde la estabilidad del punto de operación no es crítica. Sin embargo, debido a su alta sensibilidad a las variaciones de
𝛽
β y temperatura, su uso en aplicaciones prácticas suele ser limitado. Para mayor estabilidad, se prefieren configuraciones como la polarización con divisor de tensión o la polarización por retroalimentación.
Caso Prático de Análise de Vibrações em Ventilador de ExtraçãoCarlosAroeira1
Caso Prático de Análise de Vibrações em Ventilador de Extração apresentado durante a Reunião do Vibration Institute realizada em Lisboa no dia 24 de maio de 2024
Criterios de la primera y segunda derivadaYoverOlivares
Criterios de la primera derivada.
Criterios de la segunda derivada.
Función creciente y decreciente.
Puntos máximos y mínimos.
Puntos de inflexión.
3 Ejemplos para graficar funciones utilizando los criterios de la primera y segunda derivada.
1. Laboratorio de Sistemas Digitales 1
Víctor Asanza Armijos
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2. 2
Dispositivos lógicos configurables
y programables:
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Laboratorio de Sistemas Digitales Víctor Asanza Armijos
3. 3
Objetivos:
Al finalizar esta sesión el estudiante será capaz de:
• Conocer las tecnologías de lógica digital.
• Entender como funciona el CPLD.
• Entender como funciona el FPGA.
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Laboratorio de Sistemas Digitales Víctor Asanza Armijos
4. 4
Introducción:
Clasificación general de tecnologías de lógica Digital:
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Lógicadigital
Lógica Estándar
TTL 74xx
CMOS 4xxx
Lógica Programable
PLDs
FPGAs
CPLDs
ASICs
Gate Arrays
Standard Cell
Full Custom Microprocessor & RAM
Laboratorio de Sistemas Digitales Víctor Asanza Armijos
5. 5
Circuitos lógicos estándar: Ya están definidas desde fábrica.
SSI (Small-Scale Integration).-Puertas lógicas, desde unos pocos
transistores hasta centena de ellos.
MSI (Medium-Scale Integration).- Contienen cientos de
transistores.
TTL ( transistor-transistor logic).-
• Alimentación 4,75v - 5,25V
• 0,0V y 0,08V -> estado L (bajo); 2,4V y Vcc -> estado H (alto)
• No pueden viajar más de 2 m por cable sin graves pérdidas.
CMOS (Complementary metal-oxide-semiconductor).-
• Transistores tipo pMOS y nMOS.
• Robustos frente a ruido o degradación de señal.
• Familias lógicas usadas para fabricar CI.
Ej.: Registros, decodificadores, multiplexores, etc.
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Introducción:
Laboratorio de Sistemas Digitales Víctor Asanza Armijos
6. 6
Lógica programable: Requieren la configuración o programación
del usuario, requieren semanas de desarrollo.
• PLDs / SPLDs (Dispositivos Lógicos Programables Simples): Conjunto de
puertas AND cuyas salidas -> a un conjunto de puertas OR.
• ROM (AND-fijo, OR-programable)
• PAL (AND-programable, OR-fijo)
• PLA (AND-programable, OR-programable)
• CPLDs (Dispositivos Lógicos Programables Complejos)
• FPGAs (Arreglos de Puertas Programables por Campos)
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Introducción:
Laboratorio de Sistemas Digitales Víctor Asanza Armijos
7. 7
Circuitos Integrados de Aplicación Específica (ASICs):
Configurados por los fabricantes pero con las funciones
definidas por el usuario, requieren meses de desarrollo, mas
económico que CPLDs o FPGAs.
Full Custom VLSI: Requiere años de diseño y pruebas del
dispositivo. Se justifica bajo volúmenes grandes de ventas.
Ej.: Microprocesadores y memorias RAM de computadoras.
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Introducción:
Laboratorio de Sistemas Digitales Víctor Asanza Armijos
8. 8
Relación de tecnología de lógica digital:
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Introducción:
Laboratorio de Sistemas Digitales
PLDs
CPLDs
FPGAs
ASICs
Full Custom
VLSI Design
Velocidad,
Densidad,
Complejidad,
Volumen de
Producción,
Costo de
producción,
Tiempo de
desarrollo
Víctor Asanza Armijos
9. 9
ENCAPSULADO.- Los PLDs y FPGAs están disponibles en varios
encapsulados:
• Altera MAX CPLD esta empaquetado como PLCC (Plastic-leaded chip
carrier)
• También llamado Quad-Flat-J-Leg Chipcarrier (QFJ)
• Encapsulados PLCC pueden ser cuadrados o rectangulares.
• Número de pines oscila entre 20 y 84, espaciado de pines de 1,27 mm
(0,05 pulgadas).
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Introducción:
Laboratorio de Sistemas Digitales Víctor Asanza Armijos
10. 10
ENCAPSULADO.-
• Altera FLEX FPGA esta empaquetado como PQFP(plastic quad flat pack)
o encapsulado cuadrado plano, es un encapsulado para montaje
superficial (mount surface).
• Utiliza habitualmente de 44 a 200 pines, separación entre ellos de 0,4 a 1
mm.
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Introducción:
Laboratorio de Sistemas Digitales Víctor Asanza Armijos
11. 11
ENCAPSULADO.-
• Xilinx FPGA esta en paquete PGA(pin grid array).
• Particularmente usado en microprocesadores.
• Ej.: Intel 80386 y el Intel 80486.
• Hay nuevos tipos de empaquetado BGA (ball grid array).
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Introducción:
Laboratorio de Sistemas Digitales Víctor Asanza Armijos
13. 13
• Colección de PLDs individuales dentro de un chip.
• Estructura de interconexión que permite a los PLDs estar conectados
entre si dentro del chip.
• Macrocelda es la puerta OR combinada con la circuitería adicional (FFs,
Mux, buffer de tres estados).
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CPLD(Complex Programmable Logic Device)
Laboratorio de Sistemas Digitales Víctor Asanza Armijos
14. 14
BLOQUE DE ARREGLOS LÓGICOS (LAB) / BLOQUES FUNCIONALES (FB):
Altera: formado por LAB
Xilinx: formado por FB
Bloques tipo PAL(PLA), conectados por un conjunto de interconectores.
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CPLD(Complex Programmable Logic Device)
Laboratorio de Sistemas Digitales
PLA:
Programmable
Logic Array
Víctor Asanza Armijos
15. 15
BLOQUE DE ARREGLOS LÓGICOS (LAB) / BLOQUES FUNCIONALES (FB):
Cada bloque Lógico PAL (PLA) es conectado al subcircuito Bloque de
Entrada/Salida (I/O Block).
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CPLD(Complex Programmable Logic Device)
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BLOQUE DE ARREGLOS LÓGICOS (LAB) / BLOQUES FUNCIONALES (FB):
El LAB/FAB incluye 4 macroceldas.
Ej.: CPLD XC95288 de Xilinx -> 228 macroceldas en 16 bloques.
Macrocelda: tiene puerta OR de 4 entradas (puede tener hasta 20 entradas),
la salida de la puerta OR esta conectada a la entrada de la XOR, pudiendo ser
programada para conectar a 0 o 1 para tener la señal igual o inversa de la
salida OR. Incluye FFs, multiplexores y buffer de tres estados.
Hay macroceldas entrada/salida, también macroceldas ocultas (buried
macrocells).
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CPLD(Complex Programmable Logic Device)
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MATRIZ DE INTERCONEXIONES
PROGRAMABLES:
• Interconexiones mediante multiplexores/
PIA o Interconexiones mediante arreglo
/PIM.
• Permite unir terminales de
entrada/salida a las entradas del bloque
lógico.
• Permite unir las salidas de un bloque
lógico a las entradas de otro bloque
lógico o a entradas del mismo bloque.
• Elemento básico es un Switch
Programable y borrable eléctricamente
basado en el transistor EEPROM.
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MATRIZ DE INTERCONEXIONES PROGRAMABLES:
• Transistor EEPROM tiene dos puertas Gate: uno normal y otro floating.
• Con Ve=12V penetran electrones en el vidrio aislante -> abierta.
• Con el mismo voltaje inverso se cierra el switch.
• La mayoría de CPLDs usan.-
• PIM: matriz de filas y columnas con switch programable en cada
intersección.
• PIA: Existe un multiplexor por cada entrada al bloque lógico. Las
vías de interconexión programable son conectadas a las entradas
de un número fijo de multiplexores por cada bloque lógico. Las
entradas de selección de estos Mux son programadas para permitir
que sea seleccionada únicamente una vía de la matriz de
interconexión por cada mux.
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CPLD(Complex Programmable Logic Device)
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BLOQUES ENTRADA/SALIDA (IOB):
• Permite el paso de una señal hacia dentro o hacia el exterior del
dispositivo.
• Debe ser bidireccionales y poder manejar corrientes adecuadas.
• IOB elementales.- entrada, salida o bidireccional. Está asociado e un
Bloque Lógico determinado.
• IOB complejos.- realizan algunas tareas de sincronización de datos
externos. No tienen relación predeterminada con los bloques lógicos.
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CPLD(Complex Programmable Logic Device)
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Dispositivo lógico configurable que puede implementar circuitos lógicos
relativamente grandes.
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FPGA(Field-Programmable Gate Array)
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• Bloques lógicos configurables /
Bloques de Arreglos Lógicos.
• Bloques de entrada / salida
• Interconexiones configurables.
La concentración de Bloques
Lógicos se denomina
granularidad, las FPGA tienen
(fine grain).
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BLOQUES LÓGICOS CONFIGURABLES (CLB)/(LAB):
• FPGA de organización tipo terraza
• FPGA de organización tipo cuadricula (Manhattan)
• FPGA de organización tipo mar de puertas
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FPGA(Field-Programmable Gate Array)
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BLOQUES DE ENTRADA / SALIDA:
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FPGA(Field-Programmable Gate Array)
Laboratorio de Sistemas Digitales
• Las FPGA solo utilizan IOB /
IOE (Elementos de I/O) tipo
complejos.
• Se delegan a los bloques de
I/O ciertas tareas de
sincronización de datos
externos.
• Opciones de configuración:
slew rate (velocidad de
respuesta), de pullups o
pulldowns, agregado de
retardos, etc.
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