La especificación PCI cubre el tamaño físico del bus, características, cronómetro del bus, trasnferencia de datos, arbitraje de bus PCI

1. PCI ESCUELA DE CIENCIAS DE LA COMPUTACION Arquitectura de Computadores Peripheral Component Interconnect

2. Historia del PCI

4. Descripción del Bus

8. Elementos de diseño de bus : TEMPORIZACIÓN SÍNCRONA ASÍNCRONA Está determinado por un reloj. El bus incluye una línea de reloj a través de la cual una señal de rejo secuencia y valida todas las transferencias (con misma duración de tiempo). Las señales de duración transfieren de 1 o 0. Cuando ocurre un único intervalo de 1 seguido a otro de 0, se lo llama ciclo de reloj. Éste intervalo llama al tiempo de unidad<<Time slot>>. Los eventos se prolongan durante un único ciclo reloj. EJEMPLO: La CPU activa una señal de lectura y sitúa una dirección de memoria en las líneas de dirección. Al mismo tiempo se activa una señal de inicio, que indica la presencia en el bus de dirección y de la información de control. El módulo de memoria reconoce la dirección y luego de un retardo de ciclo, sitúa el dato y la señal de reconocimiento en el bus. . No existe reloj. Se habla de un interbloqueo (se confirman las transferencias que se están llevando a cabo), donde se dispone de señales que validan interactivamente el envío y recogida de información. El bus puede ser compartido por una mezcla de dispositivos lentos y rápidos. EJEMPLO: El procesador sitúa las señales de dirección y lectura en el bus. Después de un breve intervalo, cuando las señales han sido estabilizadas, se activa la señal MSYN(Sincronización del maestro), que indica la presencia de las señales de dirección y control válidas. Luego de ello, el módulo de memoria responde proporcionando el dato y una señal SSYN(Sincronización del esclavo)

9. PCI

10. Utilización del bus PCI Bus PCI Bus de expansión (a) Sistema monoprocesador . Procesador Adaptador/ Controlador De memoria Caché DRAM Audio Imágenes en movimiento LAN SCSI Adaptador Del bus de expansión Dispositivos E/S básicos Gráficos

11. Utilización del bus PCI Bus de sistema Bus PCI (b) Sistema multiprocesador Bus PCI Procesador/caché DRAM Controlador de memoria Adaptador PCI/HOST Adaptador Al bus de expansión Adaptador PCI/HOST SCSI Procesador/caché Adaptador Al bus de expansión SCSI LAN LAN Adaptador PCI a PCI el uso de adaptadores mantiene al PCI independiente de la velocidad del procesador y proporciona la posibilidad de recibir y enviar datos rápidamente.

13. PCI-EXPRESS:

14. Estructura del Bus

17. Tarjetas: Tarjeta de video Tarjeta de sonido Tarjeta de red Tarjeta de tv Tarjeta de modem

19. Estructura del Bus : Líneas obligatorias (49) y líneas opcionales (51)del bus PCI Terminales de interrupción: Para los dispositivos PCI que deban generar peticiones de servicio. Son no compartidas (como las de arbitraje) ya que cada dispositivo tiene su propia línea (o líneas) de petición de interrupción a un controlador de interrupciones Terminales de soporte de cache: Necesarios para permitir memorias cache en el bus PCI asociadas a un procesador o a otro dispositivo. Terminales de ampliación a bus de 64 bits: Incluye 32 líneas multiplexadas en el tiempo de datos y direcciones, que combinadas con las 32 líneas obligatorias dan un bus de 64 líneas de datos y direcciones. Las otras líneas del grupo interpretan y validan las líneas de datos y direcciones. Como último, hay 2 líneas que permiten que 2 dispositivos PCI se pongan de acuerdo en el uso de los 64 bits. Terminales de test (JTAG/Boundary Scan*): Estas señales se ajustan al estándar IEEE 1149.1 para la definición de procedimientos test.

20. Ordenes del PCI

21. Órdenes del PCI: Las actividades del bus consiste en transferencias entre elementos conectados al bus, denominándose maestro al que inicia la transferencia. Reconocimiento de interrupci ó n: Es una orden proporcionada por el dispositivo que act ú a como controlador de interrupciones en el Bus PCI. Ciclo Especial : Se utiliza para iniciar la difusi ó n de un mensaje a uno o m á s destinos Lectura y Escritura de E/S: Se uilizan para intercambiar datos entre el m ó dulo que inicia la transferencia y un controlador de E/S. Lectura y Escritura en Memoria: Se utilizan para especificar la transferencia de una secuencia de datos utilizando uno o m á s ciclos de reloj. Lectura y Escritura de Configuraci ó n: permiten al dispositivo maestro lea y actualice los par á metros de configuraci ó n de un dispositivo conectado al bus PCI. Ciclo de Direcci ó n Dual: Se utiliza por el dispositivo que inicia la transferencia para indicar que est á utilizando direcciones de 64 bits.

22. Transferencia de datos

23. TRANSFERENCIA DE DATOS a) Una v ez que el Maestro del bus ha obtenido el control del bus, debe iniciarse la transacción activando FRAME. Esta línea permanece activa hasta que el maestro está dispuesto para terminar la última fase de datos. El maestro también sitúa la dirección de inicio en el bus de direcciones, y la orden de lectura en las líneas C/BE. b) Al comienzo del ciclo de reloj 2, el dispositivo del que se lee reconocerá su dirección en las líneas AD c) El maestro deja libres las líneas AD del Bus. En todas las líneas de señal que puedan ser activadas por más de un dispositivos, se necesita un ciclo de cambio para que la liberación de las líneas de dirección permita que el bus pueda ser utilizado por el dispositivo de lectura. El maestro cambia la información de las líneas C/BE para indicar cuales de las líneas AD se utilizan para transferir el dato direccionado (de 1 a 4 bytes). El maestro también activa IRDY para indicar que está preparado para recibir el primer dato. d) El dispositivo de lectura seleccionado activa DEVSEL para indicar que ha reconocido las direcciones y va a responder. Sitúa el dato solicitado en las líneas AD y activa TRDY para indicar que hay dato válido en el bus

24. TRANSFERENCIA DE DATOS e) El maestro lee el dato al comienzo del ciclo de reloj 4 y cambia las líneas de habilitación de byte según se necesite para la próxima lectura. f) En este ejemplo, el dispositivo de lectura necesita algún tiempo para preparar el segundo bloque de datos para la transmisión. Por consiguiente, desactiva TRDY para señalar al maestro que no proporcionará un nuevo dato en el próximo ciclo. En consecuencia, el maestro no lee las líneas de datos al comienzo del quinto ciclo de reloj y no cambia la señal de habilitación de byte durante ese ciclo. El bloque da datos el leído al comienzo del ciclo de reloj 6. g) Durante el ciclo 6, el dispositivo de lectura sitúa el tercer dato en el bus. No obstante en este ejemplo, el maestro todavía. Para indicarlo, desactiva IRDY. Esto hará que el dispositivo de lectura mantenga el tercer dato en el bus durante un ciclo de reloj extra. h) El maestro sabe que el tercer dato es el último a transferir, y por eso desactiva el FRAME para indicar al dispositivo de lectura que este es el último dato a transferir. Además activa IRDY para indicar que está listo para completar esa transferencia. i) maestro desactiva IRDY, haciendo que el bus vuelva a estar libre, y el dispositivo de lectura desactivada TRDY y DEVSEL.

25. OPERACIÓN DE LECTURA Los eventos se sincronizan en las transacciones de bajada del reloj (mitad de c/ciclo reloj) CLK# FRAME# AD C/BE# IRDY# TRDY# DEVSEL# a e g d f c h DATO-1 DIRECION DATO-2 DATO-3 BUS CMD Byte activo Byte activo Byte activo Fase de dato Transacción del bus Fase de dato Estado de espera Estado de espera Estado de espera b Temporizacion de una operacion de lectura Al ser liberadas lineas de direcc, el bus puede usar disp de lectura i 1 2 3 4 5 6 7 8 9 temporización Comienzo y duración de la transición Líneas de señales de PCI Líneas múltiplexadas Para direcciones y datos Líneas para direcciones y datos Ordena bus Iniciador preparado Dispositivo preparado

26. Arbitraje

28. ARBITRAJE: