Diseño de un sumador completo de 4 Bits, el resultado es mostrado en un display de 7 segmentos.

1. 1
Abstract – Diseño de un sumador completo de 4 Bits, el
resultado es mostrado en un display de 7 segmentos.
I. INTRODUCCIÓN
Los sumadores son muy importantes no solamente en las
computadoras, sino en muchos tipos de sistemas digitales en los
que se procesan datos numéricos.
II. MATERIAL
2 C.I. 74LS283
1 C.I. 74LS08
1 C.I. 74LS32
4 C.I. 74LS47
2 DIPSWITCH
8 Resistencias de 330Ω
4 Displays de 7 segmentos Ánodo Común
Tabla 1. Materiales
III. DESARROLLO
A. El semi-sumador
Un semi-sumador admite dos dígitos binarios en sus entradas y
genera dos dígitos binarios en sus salidas: un bit de suma y un
bit de acarreo.
B. El sumador completo
Un sumador acepta dos bits de entrada y un acarreo de entrada,
y genera una salida de suma y un acarreo de salida.
C. Sumadores en paralelo de cuatro bits
Un grupo de cuatro bits se denomina nibble. Un sumador
básico en paralelo de 4 bits se implementa mediante cuatro
sumadores completos. La tabla 2 es la tabla de verdad de un
sumador de 4 bits.
Cn-1 An Bn ∑n Cn
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Tabla 2. TdV para cada etapa de un sumador en paralelo de 4 bits
D. Sumadores paralelo de 4 bits 74LS283
Un ejemplo de un sumador de 4 bits que está disponible como
circuito integrado es el 74LS283. Utilizaremos este C.I. para
realizar la práctica.
E. Observaciones
Como el sumador es de 4 bits para cada número, nuestro display
no puede mostrar el 15, así que utilizaremos dos C.I. 74LS283
y dos displays.
F. Simulación en PROTEUS
IV. BIBLIOGRAFÍA
FLOYD, Thomas. “Fundamentos de sistemas digitales”,
PEARSON EDUCACIÓN S.A. 2006. 9ed.
A
7
QA
13
B
1
QB
12
C
2
QC
11
D
6
QD
10
BI/RBO
4
QE
9
RBI
5
QF
15
LT
3
QG
14
U1
74LS47
A
7
QA
13
B
1
QB
12
C
2
QC
11
D
6
QD
10
BI/RBO
4
QE
9
RBI
5
QF
15
LT
3
QG
14
U2
74LS47
A0
5
A1
3
A2
14
A3
12
B0
6
B1
2
B2
15
B3
11
C0
7
C4
9
S0
4
S1
1
S2
13
S3
10
U3
74LS283
A0
5
A1
3
A2
14
A3
12
B0
6
B1
2
B2
15
B3
11
C0
7
C4
9
S0
4
S1
1
S2
13
S3
10
U4
74LS283
A
7
QA
13
B
1
QB
12
C
2
QC
11
D
6
QD
10
BI/RBO
4
QE
9
RBI
5
QF
15
LT
3
QG
14
U5
74LS47
1
2
3
U6:A
74LS32
1
2
3
U7:A
74LS08
4
5
6
U7:B
74LS08
4
5
6
U6:B
74LS32
A
7
QA
13
B
1
QB
12
C
2
QC
11
D
6
QD
10
BI/RBO
4
QE
9
RBI
5
QF
15
LT
3
QG
14
U8
74LS47
OFF ON
1
2
3
4
8
7
6
5
DSW1
DIPSW_4
R1
330
R2
330
R3
330
R4
330
OFF ON
1
2
3
4
8
7
6
5
DSW2
DIPSW_4
R5
330
R6
330
R7
330
R8
330
Práctica 5. Sumador de 4 Bits

2. 2
Simulación en PROTEUS del sumador de 4 bits
A
7
QA
13
B
1
QB
12
C
2
QC
11
D
6
QD
10
BI/RBO
4
QE
9
RBI
5
QF
15
LT
3
QG
14
U1
74LS47
A
7
QA
13
B
1
QB
12
C
2
QC
11
D
6
QD
10
BI/RBO
4
QE
9
RBI
5
QF
15
LT
3
QG
14
U2
74LS47
A0
5
A1
3
A2
14
A3
12
B0
6
B1
2
B2
15
B3
11
C0
7
C4
9
S0
4
S1
1
S2
13
S3
10
U3
74LS283
A0
5
A1
3
A2
14
A3
12
B0
6
B1
2
B2
15
B3
11
C0
7
C4
9
S0
4
S1
1
S2
13
S3
10
U4
74LS283
A
7
QA
13
B
1
QB
12
C
2
QC
11
D
6
QD
10
BI/RBO
4
QE
9
RBI
5
QF
15
LT
3
QG
14
U5
74LS47
1
2
3
U6:A
74LS32
1
2
3
U7:A
74LS08
4
5
6
U7:B
74LS08
4
5
6
U6:B
74LS32
A
7
QA
13
B
1
QB
12
C
2
QC
11
D
6
QD
10
BI/RBO
4
QE
9
RBI
5
QF
15
LT
3
QG
14
U8
74LS47
OFF ON
1
2
3
4
8
7
6
5
DSW1
DIPSW_4
R1
330
R2
330
R3
330
R4
330
OFF ON
1
2
3
4
8
7
6
5
DSW2
DIPSW_4
R5
330
R6
330
R7
330
R8
330