1. [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentation IIC 2342 Semestre 2005-2 Domingo Mery D.Mery Arquitectura de Computadores Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia de la Computación
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4. [ Sistemas Digitales ] Präsentation Álgebra Booleana D.Mery Arquitectura de Computadores Aproximadamente en el año 1850 George Boole, desarrolló un sistema algebraico para formular proposiciones con símbolos. George Boole 1815-1864
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6. [ Sistemas Digitales ] 010101010100101010101010101010010101010110010101 010101010100101010101010101010010101010110010101 010101010100101010101010101010010101010110010101 010101010100101010101010101010010101010110010101 010101010100101010101010101010010101010110010101 010101010100101010101010101010010101010110010101 010101010100101010101010101010010101010110010101 010101010100101010101010101010010101010110010101 010101010100101010101010101010010101010110010101 010101010100101010101010101010010101010110010101 010101010100101010101010101010010101010110010101 010101010100101010101010101010010101010110010101 Präsentation Álgebra Booleana D.Mery Arquitectura de Computadores Las variables Booleanas sólo toman los valores binarios: 1 ó 0. Una variable Booleana representa un bit que quiere decir: Binary digIT
7. [ Sistemas Digitales ] Präsentation Álgebra Booleana D.Mery Arquitectura de Computadores Operación OR: x y x+y 0 0 0 0 1 1 1 0 1 1 1 1
8. [ Sistemas Digitales ] Präsentation Álgebra Booleana D.Mery Arquitectura de Computadores Operación OR: Si una de las entradas es 1, entonces la salida es 1 x y x+y 0 0 0 0 1 1 1 0 1 1 1 1
9. [ Sistemas Digitales ] Präsentation Álgebra Booleana D.Mery Arquitectura de Computadores Compuerta OR: x y x + y
10. [ Sistemas Digitales ] Präsentation Álgebra Booleana D.Mery Arquitectura de Computadores Operación AND: x y x y 0 0 0 0 1 0 1 0 0 1 1 1
11. [ Sistemas Digitales ] Präsentation Álgebra Booleana D.Mery Arquitectura de Computadores Operación AND: Si una de las entradas es 0, entonces la salida es 0 x y x y 0 0 0 0 1 0 1 0 0 1 1 1
12. [ Sistemas Digitales ] Präsentation Álgebra Booleana D.Mery Arquitectura de Computadores Compuerta AND: x y x y
13. [ Sistemas Digitales ] Präsentation Álgebra Booleana D.Mery Arquitectura de Computadores Operación NOT: x x 0 1 1 0
14. [ Sistemas Digitales ] Präsentation Álgebra Booleana D.Mery Arquitectura de Computadores Operación NOT: La salida es la negación de la entrada x x 0 1 1 0
15. [ Sistemas Digitales ] Präsentation Álgebra Booleana D.Mery Arquitectura de Computadores Compuerta NOT: x x
16. [ Sistemas Digitales ] Präsentation Álgebra Booleana D.Mery Arquitectura de Computadores Ejercicio: Encontrar w = x y + y z para todas las combinaciones.
17. [ Sistemas Digitales ] Präsentation Álgebra Booleana D.Mery Arquitectura de Computadores Ejercicio: Encontrar w = x y + y z para todas las combinaciones. x y z xy yz w 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 1 1 1 0 0 1 0 1 1 0 1 1 0 1 1 1 0 0 0 0 1 1 1 0 1 1
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52. [ Sistemas Digitales ] Präsentation Circuitos combinacionales D.Mery Arquitectura de Computadores Compuerta AND: x y x y TABLA DE VERDAD x y x y 0 0 0 0 1 0 1 0 0 1 1 1
53. [ Sistemas Digitales ] Präsentation Circuitos combinacionales D.Mery Arquitectura de Computadores Compuerta NAND: x y x y TABLA DE VERDAD x y x y 0 0 1 0 1 1 1 0 1 1 1 0
54. [ Sistemas Digitales ] Präsentation Circuitos combinacionales D.Mery Arquitectura de Computadores Compuerta OR: x y x + y TABLA DE VERDAD x y x + y 0 0 0 0 1 1 1 0 1 1 1 1
55. [ Sistemas Digitales ] Präsentation Circuitos combinacionales D.Mery Arquitectura de Computadores Compuerta NOR: x y x + y TABLA DE VERDAD x y x + y 0 0 1 0 1 0 1 0 0 1 1 0
56. [ Sistemas Digitales ] Präsentation Circuitos combinacionales D.Mery Arquitectura de Computadores Compuerta XOR (OR exclusivo): x y x + y TABLA DE VERDAD x y x + y 0 0 0 0 1 1 1 0 1 1 1 0
57. [ Sistemas Digitales ] Präsentation Circuitos combinacionales D.Mery Arquitectura de Computadores Compuerta XNOR (NOR exclusivo): x y x + y TABLA DE VERDAD x y x + y 0 0 1 0 1 0 1 0 0 1 1 1
58. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Ejercicio: Diseñe el circuito combinacional que realice la función w = x y + y z . Circuitos combinacionales
59. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Ejercicio: Diseñe el circuito combinacional que realice la función w = x y + y z . Circuitos combinacionales x y z w
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64. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Ejercicio: Diseñe el circuito combinacional que realice la función w = x y + y z usando sólo compurtas NAND de dos entradas. Circuitos combinacionales
65. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Circuitos combinacionales x y z w Ejercicio: Diseñe el circuito combinacional que realice la función w = x y + y z usando sólo compurtas NAND de dos entradas.
73. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Suma de dos bits: Circuitos aritméticos ¿Cómo sería el circuito combinacional de suma y acarreo? A B suma acarreo 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1
74. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Suma de dos bits: Circuitos aritméticos A B suma acarreo
75. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Suma de dos bits: Circuitos aritméticos A B suma ( ) acarreo (As) half adder
76. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Suma de dos bits: Circuitos aritméticos A B As Half Adder
77. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Circuitos aritméticos ¿Cómo se suman números de dos bits? Ej: 1 1 + 1 1 ___________________
78. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Circuitos aritméticos ¿Cómo se suman números de dos bits? Ej: 1 1 1 + 1 1 ___________________ 0
79. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Circuitos aritméticos ¿Cómo se suman números de dos bits? Ej: 1 1 1 1 + 1 1 ___________________ 1 0
80. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Circuitos aritméticos ¿Cómo se suman números de dos bits? Ej: 1 1 1 1 + 1 1 ___________________ 1 1 0
81. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Circuitos aritméticos ¿Cómo se suman números de dos bits? Ej: 1 1 1 1 + 1 1 ___________________ 1 1 0 Se necesita un Full Adder que considere el acarreo. Full Adder A B Ae As
82. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Circuitos aritméticos Half Adder A B Ae As Full Adder Half Adder As As A B
83. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Suma de dos bits con acarreo: Circuitos aritméticos Ae B As Full Adder A
84. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Circuitos aritméticos Ejercicio: diseñar un sumador de cuatro bits usando half y/o full adders. A 4 A 3 A 2 A 1 B 4 B 3 B 2 B 1 + C 5 C 4 C 3 C 2 C 1 Ae B As Full Adder A A B As Half Adder
85. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Circuitos aritméticos A 4 A 3 A 2 A 1 B 4 B 3 B 2 B 1 + C 5 C 4 C 3 C 2 C 1 A 1 B 1 As HA As FA As FA Ae As FA Ae Ae A 2 B 2 A 3 B 3 A 4 B 4 C 1 C 2 C 3 C 4 C 5 sumador de cuatro bits
86. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Circuitos aritméticos A 4 A 3 A 2 A 1 B 4 B 3 B 2 B 1 + C 5 C 4 C 3 C 2 C 1 sumador de cuatro bits Especificaciones técnicas
87. [ Sistemas Digitales ] Präsentation Circuitos aritméticos D.Mery Arquitectura de Computadores SUSTRACCIÓN BINARIA: Para restar dos números binarios se utiliza el complemento a 2. El complemento a 2 de un número binario es su complemento + 1. Ej: 0010 1011 1101 0100 + 1 1101 0101 Complemento a 2
88. [ Sistemas Digitales ] Präsentation D.Mery Arquitectura de Computadores Circuitos aritméticos Ejercicio: diseñar un circuito combinacional que calcule el complemento a 2 de un número de 8 bits.
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92. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Los circuitos sincrónicos funcionan sobre la base del tiempo. Es decir, las salidas dependen no sólo de las entradas. Sino del estado en que estaban las salidas y del tiempo.
93. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Flip-flop RS S Q Q R S R Q 0 0 ? 0 1 ? 1 0 ? 1 1 ?
94. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Flip-flop RS S Q Q R S R Q 0 0 1 0 1 1 1 0 0 1 1 Q
95. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Flip-flop RS S Q Q R S R Q Q 0 0 1 1 0 1 1 0 1 0 0 1 1 1 Q Q
96. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Flip-flop RS S Q Q R FF set reset S R Q Q 0 0 1 1 0 1 1 0 1 0 0 1 1 1 Q Q
97. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores 1 0 1 0 1 1 1 1 1 0 0 0 1 1 1 0 1 0 1 1 S Q Q R FF S Q R Ejercicio: Encontrar Q para las señales R, S dadas t S R Q 0 0 1 0 1 1 1 0 0 1 1 Q
98. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores 1 0 1 0 1 1 1 1 1 0 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 0 0 0 0 1 S Q Q R FF S Q R Ejercicio: Encontrar Q para las señales R, S dadas t S R Q 0 0 1 0 1 1 1 0 0 1 1 Q
99. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Flip-flop RS síncrono S Q Q R CK CK S R Q 0 0 Q 0 1 0 1 0 1 1 1 1
100. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Flip-flop RS síncrono CK S Q Q R FF set reset clock CK S R Q 0 0 Q 0 1 0 1 0 1 1 1 1
101. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores S Q R Ejercicio: Encontrar Q para las señales R, S dadas usando FF RS síncrono t CK S Q Q R FF CK CK S R Q 0 0 Q 0 1 0 1 0 1 1 1 1
102. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores S Q R Ejercicio: Encontrar Q para las señales R, S dadas usando FF RS síncrono t CK S Q Q R FF CK CK S R Q 0 0 Q 0 1 0 1 0 1 1 1 1
103. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Flip-flop D CK S Q Q R FF data clock D Sin clock la salida no cambia CK D Q 0 0 1 1
104. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Flip-flop D CK D Q Q data clock PR CLR Especificaciones técnicas PR CLR CK D Q 0 1 X X 1 1 0 X X 0 1 1 1 1 1 1 0 0 1 1 0 X Q
105. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Flip-flop JK CK J Q Q K data clock Especificaciones técnicas CK J K Q 0 0 Q 0 1 0 1 0 1 1 1 Q 0 X X Q
106. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Contador de 4 bits basado en Flip-Flop JK CK J Q K 1 1 CK J Q K 1 1 CK J Q K 1 1 CK J Q K 1 1 LSB MSB
107. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Registro de corrimiento basado en Flip-Flops D CK D Q data CK D Q CK D Q CK D Q
108. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Registro de corrimiento basado en Flip-Flops D (shift register) CK D Q data CK D Q CK D Q CK D Q
109. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Diseño de un circuito secuencial Ejemplo: diseñar un circuito secuencial que genere una secuencia de estados binarios: 00, 01, 10, 11 a partir de una señal de control x, que cada vez que esté en 1 y venga una señal de clock cambie de estado.
110. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Diseño de un circuito secuencial Diagrama de estado 00 01 11 10 Ejemplo: diseñar un circuito secuencial que genere una secuencia de estados binarios: 00, 01, 10, 11 a partir de una señal de control x, que cada vez que esté en 1 y venga una señal de clock cambie de estado.
111. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Diseño de un circuito secuencial Diagrama de estado 00 01 11 10 x = 1 x = 1 x = 1 x = 1 x = 0 x = 0 x = 0 x = 0 x : señal de control
112. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Diagrama de estado 00 01 11 10 x = 1 x = 1 x = 1 x = 1 x = 0 x = 0 x = 0 x = 0 x : señal de reloj t t +1 control Como el contador tiene dos bits, se usarán dos flip-flops (A y B), uno para cada bit. AB A B x A B 0 0 0 ? ? 0 0 1 ? ? 0 1 0 ? ? 0 1 1 ? ? 1 0 0 ? ? 1 0 1 ? ? 1 1 0 ? ? 1 1 1 ? ?
113. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores Diagrama de estado 00 01 11 10 x = 1 x = 1 x = 1 x = 1 x = 0 x = 0 x = 0 x = 0 x : señal de reloj t t +1 control Tabla de estado A B x A B 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0
114. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores t t +1 CK J Q Q K FF Usando flip-flops JK cómo deben ser sus entradas para que A cambie de su estado t a su estado t+1? control A B x A B 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 CK J K Q 0 0 Q 0 1 0 1 0 1 1 1 Q J A K A ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?
115. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores t t +1 CK J Q Q K FF control Tabla de excitación A B x A B 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 CK J K Q 0 0 Q 0 1 0 1 0 1 1 1 Q J A K A 0 X 0 X 0 X 1 X X 0 X 0 X 0 X 1
116. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores t t +1 A B x J A Mapas de Karnough A B x K A A B x A B 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 J A K A 0 X 0 X 0 X 1 X X 0 X 0 X 0 X 1
117. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores t t +1 A B x J A Mapas de Karnough A B x K A A B x A B 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 J A K A 0 X 0 X 0 X 1 X X 0 X 0 X 0 X 1 X X X X 0 1 0 0 0 1 0 0 X X X X
118. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores t t +1 A B x J A Mapas de Karnough A B x K A J A = Bx K A = Bx A B x A B 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 J A K A 0 X 0 X 0 X 1 X X 0 X 0 X 0 X 1 X X X X 0 1 0 0 0 1 0 0 X X X X
119. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores t t +1 CK J Q Q K FF Usando flip-flops JK cómo deben ser sus entradas para que B cambie de su estado t a su estado t+1? control A B x A B 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 CK J K Q 0 0 Q 0 1 0 1 0 1 1 1 Q J B K B ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?
120. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores t t +1 CK J Q Q K FF Usando flip-flops JK cómo deben ser sus entradas para que B cambie de su estado t a su estado t+1? control A B x A B 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 CK J K Q 0 0 Q 0 1 0 1 0 1 1 1 Q J B K B 0 X 1 X X 0 X 1 0 X 1 X X 0 X 1
121. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores t t +1 A B x J B Mapas de Karnough A B x K B A B x A B 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 J B K B 0 X 1 X X 0 X 1 0 X 1 X X 0 X 1
122. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores t t +1 A B x J B Mapas de Karnough A B x K B A B x A B 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 X X 1 0 X X 1 0 0 1 X X 0 1 X X J B K B 0 X 1 X X 0 X 1 0 X 1 X X 0 X 1
123. [ Sistemas Digitales ] Präsentation Circuitos sincrónicos D.Mery Arquitectura de Computadores t t +1 A B x J B Mapas de Karnough A B x K B J B = x K B = x A B x A B 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 X X 1 0 X X 1 0 0 1 X X 0 1 X X J B K B 0 X 1 X X 0 X 1 0 X 1 X X 0 X 1
124. [ Sistemas Digitales ] Circuitos sincrónicos D.Mery Arquitectura de Computadores J B = x K B = x J A = Bx K A = Bx CK J A Q Q K A FFA CK J B Q Q K B FFB A B
125. [ Sistemas Digitales ] Circuitos sincrónicos D.Mery Arquitectura de Computadores J B = x K B = x J A = Bx K A = Bx CK J A Q Q K A FFA CK J B Q Q K B FFB A B x clock
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128. [ Sistemas Digitales ] Memorias D.Mery Arquitectura de Computadores entrada salida leer/escribir (1/0) seleccionar S R Q Celda de memoria
129. [ Sistemas Digitales ] Memorias D.Mery Arquitectura de Computadores entrada salida leer/escribir (1/0) seleccionar S R Q Celda de memoria entrada seleccionar salida leer/escribir (1/0) BC
130. [ Sistemas Digitales ] Memorias D.Mery Arquitectura de Computadores BC BC BC BC BC BC BC BC BC BC BC BC Dato de entrada (3 bits) Dato de salida leer/escribir Entrada de selección de memoria Decoder 2 ×4 D 0 D 1 D 2 D 3 A 0 A 1 Unidad de memoria de 4 × 3 bits
131. [ Sistemas Digitales ] Memorias D.Mery Arquitectura de Computadores BC BC BC BC BC BC BC BC BC BC BC BC Dato de entrada (3 bits) Dato de salida leer/escribir Entrada de selección de memoria Decoder 2 ×4 D 0 D 1 D 2 D 3 A 0 A 1 Decoder 2 ×4 A 0 A 1 D 0 D 1 D 2 D 3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1
132. [ Sistemas Digitales ] Memorias D.Mery Arquitectura de Computadores Unidad de memoria RAM ( random access memory )
133. [ Sistemas Digitales ] Memorias D.Mery Arquitectura de Computadores Unidad de memoria de 1024 × 16 bits
134. [ Sistemas Digitales ] Memorias D.Mery Arquitectura de Computadores Celda de memoria
135. [ Sistemas Digitales ] Memorias D.Mery Arquitectura de Computadores RAM bit slice
136. [ Sistemas Digitales ] Memorias D.Mery Arquitectura de Computadores Buffer Three-state IN OUT EN = 0 IN OUT EN = 1 Esquema eléctrico EN: enable IN: input OUT: output
137. [ Sistemas Digitales ] Memorias D.Mery Arquitectura de Computadores Buffer Three-state EN: enable IN: input OUT: output Diagrama Tabla de verdad
138. [ Sistemas Digitales ] Memorias D.Mery Arquitectura de Computadores Buffer Three-state Diagrama Tabla de verdad