⭐⭐⭐⭐⭐ Examen Sistemas Digitales MSS (1er Parcial)

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✅ Se tiene una MSS cuyo funcionamiento se representa por el circuito del decodificador de estado siguiente y salida. ✅ Se tiene una MSS cuyo funcionamiento se representa por los Mapas de Karnaugh del decodificador de estado siguiente y salida.

Educación

PRIMER PARCIAL:
MSS + ASM
1
011000010111001101100001011011100111101001100001
01101010011001010110000101101110
Sistemas Digitales II
EXAMEN PROPUESTO
SISTEMAS DIGITALES II
vasanza

NOTA:
2
011000010111001101100001011011100111101001100001
01101010011001010110000101101110
y0y2y1 00 01 11 10
0 1 1 𝐼𝑛 0
1 1 𝐼𝑛 𝐼𝑛 𝐼𝑛
* Para todos los ejercicios usar la siguiente asignación de códigos de estados.
* Utilizar Variable Entrante al Mapa (VEM) o Variable Saliente al Mapa (VSM) de ser
necesario.
y0,Iny2,y1 00 01 11 10
00 1 1 0 0
01 1 1 1 0
11 1 1 0 1
10 1 0 1 0
y1y2 0 1
0 1 𝑦0 . 𝐼𝑛
1 𝑦0 + 𝐼𝑛 𝑦0Ꚛ𝐼𝑛
Asignación de Códigos de Estado.
y1y0y3y2 00 01 11 10
00 A E M I
01 B F N J
11 D H P L
10 C G O K
Asignación de Códigos de Estado.
y0y2y1 00 01 11 10
0 A C G E
1 B D H F
vasanzaSistemas Digitales II

3
01101010011001010110000101101110
011000010111001101100001011011100111101001100001
2.) Se tiene una MSS cuyo funcionamiento se representa por el circuito del decodificador
de estado siguiente y salida:
vasanzaSistemas Digitales II

4
01101010011001010110000101101110
011000010111001101100001011011100111101001100001
Se pide:
• Hacer los Mapas de Karnaugh del decodificador de estado siguiente y salida de la
MSS (10 puntos).
• Escriba el código VHDL completo de la MSS (10 puntos).
vasanza
MSS-Master
µ
𝜑
ok
Sistemas Digitales II

5
01101010011001010110000101101110
011000010111001101100001011011100111101001100001
3.) Se tiene una MSS cuyo funcionamiento se representa por los Mapas de Karnaugh del
decodificador de estado siguiente y salida:
vasanza
MSS-Master
δ
λ Out2
Out1
Decodificador de Estado Siguiente: Y3,Y2,Y1,Y0
y1 y0 y3 y2 00 01 11 10
00 A: 0, 0, δ, λ E: 1, 0, δ, λ M: തδ+തλ, തδ+തλ, δꚚλ, δꚚλ I: 1, δꚚλ, 0, δതλ
01 B: 0, 1, δλ , δꚚλ F: 1, 0, δ, λ N: തδ+തλ, തδ+തλ, δꚚλ, തδ തλ J: 1, δꚚλ, 0, δ+തλ
11 D: 0, δꚚλ, 1, δ+തλ H: 1, 0, δ, λ P: തδ+തλ, തδ+തλ, തδ തλ, തδ തλ L: 1, δꚚλ, 1, തδ+λ
10 C: 0, 1, δλ, δꚚλ G: 1, 0, δ, λ O: തδ+തλ, തδ+തλ, തδ തλ, δꚚλ K: 1, δꚚλ, 1, തδλ
Decodificador de Salida: Out1, Out2:
y1 yoy3 y2 00 01 11 10
00 A: 0,0 E: 0, 0 M: 0, 0 I: δതλ, തδλ
01 B: δꚚλ, δλ F: 0, 0 N: 0, 0 J: δതλ, തδλ
11 D: δതλ, തδλ H: 0, 0 P: 0, 0 L: δതλ, തδλ
10 C: δꚚλ, δλ G: 0, 0 O: 0, 0 K: δതλ, തδλ
Sistemas Digitales II

6
01101010011001010110000101101110
011000010111001101100001011011100111101001100001
Se pide:
• Hacer el diagrama de estados primitivo de la MSS utilizando el siguiente formato:
δ, λ/Out1, Out2 (10 puntos).
• Hacer el diagrama de estados reducido (10 puntos).
vasanzaSistemas Digitales II

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