Flip flops

L ecció n 20
Multivibradores biestables
(flip-flops)
• Introducción.
• Qué es un flip-flop.
• Desventajas de losflip-flops asincrónicos.
• Tipos deflip-flops sincrónicos.
• Flip-flop R-S sincrónico.
• Flip-flop maestro/esclavo.
• Flip-flop tipo T.
• Flip-flop tipo D.
• Circuitos integrados conflip-flops D.
• Experimento N222. Operación de un flip-flop D.
• Flip-flop tipo J-K.
• Circuitos integrados conflip-flops JK.
• Experimento N 323. Operación de un flip-flop J-K
• Problemas típicos en circuitos con flip-flops.
• CIRCUITOS DE APLICACION
• Actividad práctica N 3 16
Introducción
En la lección 19 analizamos en detalle el latch
biestable o flip-flop R-S asincrónico y sus ver
siones NAND y ÑOR. Continuando nuestro reco
rrido por el m undo de la lógica secuencial, en esta
lección iniciaremos el estudio formal de los flip-
flops, los elementos básicos de memoria de los sis
temas digitales.
Los dispositivos dotados de memoria com o los
flip-flops nos permiten almacenar información digi
tal para usarla más tarde. Los computadores perso
nales, por ejemplo, emplean miles de millones de
flip-flops para guardar y procesar información de to
do tipo en forma de l's y 0's.
Como se estableció anteriormente, los flip-jlops
propiamente dichos son dispositivos biestables
sincrónicos, es decir, las salidas no cambian inme
diatamente se registra un cambio en sus entradas,
sino un tiempo después, fijado por una señal de
reloj. Unicamente entonces se manifiestan los cam
bios en la salida.
La lógica sincrónica de los flip-flops se utiliza,
virtualmente, en todos los sistemas digitales avan
zados (registros, contadores, memorias, etc.) y pre
senta varias ventajas notables. La primera, y más
importante, es que imprime un orden al proceso,
puesto que toda transferencia de información se
realiza bajo el control de una señal maestra de reloj.
De este modo, se evitan una serie de problemas
com o oscilaciones parásitas, condiciones de carre
ra, sensibilidad al m ido, estados ambiguos y otros,
240
que son típicos de los sistemas asincrónicos. Estas
situaciones las trataremos más adelante.
Los flip-flops, como la mayoría de dispositivos
lógicos sincrónicos, responden a uno de los flancos
de la señal de reloj. Esta característica elimina la
necesidad de recurrir a resistencias y condensadores
para detectar el flanco de subida o de bajada de una
señal lógica, com o sí debe hacerse cuando se uti
lizan flip-flops R-S asincrónicos (ver figura 385).
En esta lección compararemos las características
de los flip-flops asincrónicos y sincrónicos, estudia
remos los principales tipos de flip-flops y aprende
remos a utilizarlos eficientemente. En la próxima lec
ción conoceremos las técnicas que se utilizan para
diseñar circuitos secuenciales basados en estos dis
positivos.
Los flip-flops son los bloques constructivos
básicos de las memorias semiconductoras de lectura
y escritura (RAM) y de toda una variada gama de
circuitos y sistemas digitales com o contadores, re
gistros, m icroprocesadores, etc. Su conocimiento
es básico para com prender a fondo el mundo de la
electrónica digital y sus aplicaciones.
Qué es un flip-flop
En términos generales, un flip-flop o biestable
es un dispositivo digital capaz de almacenar un 1 ó
un 0, es decir, un bit de información. Los flip-flops
son las celdas básicas de memoria de los sistemas
digitales y los elementos fundamentales de todos
los circuitos secuenciales, incluyendo contadores,
registros de datos, registros de desplazamiento, mi
croprocesadores, memorias, etc.
La salida de un flip-flop tiene dos estados es
tables y cambia de un estado al otro cuando recibe
una señal de control. Una vez retirada la señal de
control, la salida del flip-flop retiene el estado
inmediatamente adquirido, es decir, lo memoriza.
En este sentido, un flip-flop se diferencia de
una compuerta. Esta última tiene también dos esta
dos de salida (1 ó 0) pero requiere la retención de
las señales de entrada para permanecer en un estado
determinado. Es decir, no tiene memoria.
La característica de poseer dos estados estables
diferencia también un flip-flop de un monoestable y
de un astable. El primero siempre retorna a un esta-

do específico (su estado estable) mientras el segun
do está cam biando perm anentem ente de estado (no
tiene estado estable). Un flip-flop, en cambio, pue
de permanecer indefinidamente en cualquiera de sus
dos estados estables.
La forma más simple deflip-flop es el latch bies-
table o flip-flop R-S asincrónico estudiado en la lec
ción 19. En la siguiente sección analizaremos las
desventajas de este dispositivo y la necesidad de
evolucionar hacia la versión sincrónica del mismo.
El flip-flop R-S sincrónico es la base de los flip-
flops M/S (maestro-esclavo), T, D y J-K que co
noceremos en esta lección.
Desventajas de losflip-flops asincrónicos
Como vimos en la lección 19, el Jlip-flop R-S
asincrónico {latch) es adecuado para construir regis
tros de datos, memorias, eliminadores de rebote y
otros circuitos sencillos. Para aplicaciones más
avanzadas, por ejemplo contadores de pulsos y
registros de desplazamiento, los flip-flops asincró
nicos no son apropiados por varias razones.
Entre estas últim as se destacan su susceptibi
lidad a las carreras lógicas (races), su poca inmuni
dad al ruido y la posibilidad de provocar estados am
biguos. Estas circunstancias obligan al em pleo de
flip-flops sincrónicos en la mayoría de aplicaciones
donde se requiere la función de memoria.
Las carreras son un problema muy frecuente
que se presenta en circuitos lógicos con relés. Cuan
do varias señales lógicas ordenan el cierre sim ultá
neo de varios relés, los más rápidos cierran primero
sus contactos y los más lentos lo hacen un tiempo
después. Durante este lapso, el circuito se descon
trola y el resultado final es impredecible.
Un circuito digital construido exclusivamente
con latches R-S (figura 386) está sujeto al mismo
problema. La razón es muy sencilla: es imposible
garantizar que todos los flip-flops de un sistema
asincrónico tengan los mismos tiempos de propa
gación. Por tanto, si existen varias señales cam
biando al mismo tiempo, la ocurrencia de una carre
ra y, por tanto, de una respuesta falsa, es inminente.
La situación planteada se soluciona si se logra
sincronizar el cambio de todos los flip-flops con
una señal que imponga un orden al proceso. Esta
señal maestra se denomina señal de reloj y es la
que gobierna la operación de cualquier sistema
secuencial sincrónico.
Bajo el control de la señal de reloj, la salida del
circuito no responde inmediatamente a los cambios
en las condiciones de entrada sino que espera la lle
gada del próximo pulso de reloj. Sólo hasta enton-
Flip-flop R-S asincrónico
Set o-
(S) Q
Q
R eset o-----
(R)
Fig. 386
ces, el circuito emite una respuesta, basado en las
condiciones de entrada existentes en ese instante.
De este modo se evita que los cam bios de es
tado no previstos se propaguen sin control a través
del circuito. En un sistema sincrónico, cada señal ló
gica se mueve de una etapa a la siguiente de una
manera ordenada y todos los cambios se suceden a
un mismo tiempo. La sincronización de las opera
ciones m inim iza los riesgos de carreras lógicas,
glitches y otros efectos indeseables.
Otra desventaja del flip-flop R-S asincrónico es
su pobre inmunidad al ruido. La figura 387, por
ejemplo, ilustra lo que puede suceder cuando en
una de las señales de entrada (S E T , en este caso) se
induce un transiente de voltaje. Este pico de ruido
provoca que la salida Q cambie erróneam ente de es
tado, fuera del control de las señales S y R.
Disparos por ruidos
Set
(S)
Reset
(R)
Q
— ------ — H
Pulso de ruido
l
I
H
L
H
L
C am bio falso
H (High): Nivel alto L (Low): Nivel bajo Fig. 367
T
vX»X*X*X*X*X*X*X*X*X'
Los transientes o picos de voltaje (.spikes) se in
ducen con mucha frecuencia en los circuitos digita
les com o resultado de descargas eléctricas, encen
dido de motores, transform adores y otras cargas de
tipo inductivo e, incluso, de cam bios de estado pro
ducidos dentro del mismo sistema, com o sucede
con ciertos circuitos de reloj construidos alrededor
del circuito integrado 555.
CEKI1- Curso práctico de electrónica digital 241

El efecto de los transientes de voltaje se puede
m inimizar, e incluso eliminar, adoptando una es
trategia de protección adecuada. Una de las tácticas
más extendida consiste en instalar un condensador
de 0.1 pF entre los terminales de alimentación y tie
rra de todos los circuitos integrados que conforman
el sistema (figura 388).
(set-reset), el M -S (master-slave), el T (toggle), el
D (data o delay) y el J-K .
El más simple de todos los flip-flops es el R-S
asincrónico (latch) mostrado en la figura 389, en
sus versiones NAND y ÑOR. Este dispositivo es
poco utilizado debido a las razones expuestas ante
riormente. Sin em bargo, constituye la base a partir
de la cual se construyen todos los otros.
Este condensador (C) se comporta como un cor
tocircuito ante los cam bios bruscos de voltaje (tran
sientes) y evita, así, que los picos de ruido genera
dos se propaguen, a través de la fuente de alim enta
ción, a lo largo del sistema.
Otra forma de reducir el efecto de los transientes
de voltaje consiste en utilizar biestables R-S sincro
nizados con un pulso de reloj general. De esta m a
nera, solamente cuando la señal de reloj exista, se
producirá el cambio. De lo contrario, los estados de
las salidas perm anecerán en sus niveles originales,
indiferentes a los cambios de nivel, transitorios o
no, de las entradas.
Finalmente, elflip-flop R-S no permite una ope
ración correcta y definida cuando se aplica a sus en
tradas R y S una combinación de estados lógicos
prohibida. Pina el latch NAND, esta combinación
no permitida es R=0 y S=0 y para el latch ÑOR es
R=1 y S =l. Cuando esto sucede, el estado de la sa
lida es ambiguo e impredecible.
La situación anterior se soluciona utilizando
biestables más avanzados com o, por ejemplo, los
flip-flops maestro-esclavo (master-slave o MS) y
otros que estudiaremos en detalle a lo largo de esta
lección.
Tipos de flip-flops sincrónicos
Existen varios tipos de flip-flops, tanto sincró
nicos como asincrónicos. Independientemente de su
configuración interna, todos realizan la misma fun
ción básica: almacenar un bit (0 ó 1) de informa
ción. Los flip-flops más comunes son el R-S
242
Flip-flop asincrónico
h
A. V e rs ió n N AN D B. V e rs ió n ÑOR
Q
Q
R Q
Fig. 389
En la figura 390 se muestra el símbolo lógico de
un flip-flop sincrónico representativo. El disposi
tivo posee una entrada de reloj (CLOCK), una en
trada de datos (D), dos salidas complementarias (Q
y Q) y dos entradas asincrónicas (PRESET y
CLEAR). Estas últimas operan independientemente
de la señal _de reloj y se utilizan para inicializar la
salidas Q y Q en estados opuestos determinados.
Específicamente, la entrada PRESET incializa la
salida Q en 1 y la entrada CLEAR la inicializa en 0.
El estado de la entrada D (0 ó 1) se transfiere a la
salida Q cuando se aplica un pulso a la entrada de
reloj. Dependiendo del diseño, las líneas PRESET y
CLEAR pueden ser activas en alto o en bajo y el
disparo puede efectuarse por nivel o por flancos.
Flip-flop sincrónico representativo
Entrada asincrónica
a
P R E S E T ¡
Entrada de ____ D O
%
•
datos Salidas iji
com plem entarias ¡
Entrada de -------- C LO C K Q — — .
reloj
C LEAR
•V
Y
Entrada asincrónica p,g 390 |
Neutralización de picos de voltaje

La mayoría de flip-flops sincrónicos se diseñan
para responder a uno de los flancos, el de subida o
el de bajada, de la señal de reloj. Otros lo hacen
cuando la señal de reloj alcanza un cierto nivel, po
sitivo o negativo.
En un flip-flop disparable por nivel, el cambio de
estado de la salida ocurre cuando la señal de reloj es
alta o baja pero no durante la transición de un esta
do a otro. Un flip-flop disparable por nivel posi
tivo, por ejemplo, es activo únicamente cuando la
señal de reloj es alta. Del mismo modo, ym flip-
flop disparable por nivel negativo se activa sólo
cuando la señal de reloj es baja.
En un flip-flop disparable por flancos, el cambio
de estado de la salida ocurre durante las transiciones
de nivel de la señal de reloj. Un flip-flop disparable
por flancos positivos o de subida responde cuando
la señal de reloj pasa de bajo a alto y uno disparable
por flancos negativos o de bajada lo hace cuando pa
sa de alto a bajo.
Ejemplos de flip-flops disparables por nivel son
el R-S sincrónico y el maestro/esclavo (MS) que se
describen en las siguientes secciones. Ejemplos de
flip-flops disparables por flancos son el T, el D y el
J-K que se analizarán más adelante. La mayoría de
flip-flops y dispositivos sincrónicos CMOS son
disparables por flancos positivos.
Flip-flop R-S sincrónico
El flip-flop R-S sincrónico se obtiene a partir de
un latch biestable controlando cada entrada a través
de una compuerta y gatillando el sistema así forma
do mediante una señal de reloj. Un flip-flop R-S sin
crónico es, por tanto, un latch NAND o ÑOR cuya
operación está controlada por una señal de reloj.
En la figura 391 se muestra el circuito lógico de
un flip-flop R-S obtenido a partir de un latch
NAND. La señal de reloj (CLK) controla la opera
ción del dispositivo a través de dos compuertas
NAND. RJRESET) y S (SET) son las entradas del
flip-flop y R y las entradas del latch. Se supone
que, en condiciones normales, R y S están en alto.
_ Cuando la señal de reloj está en bajo, los puntos
S y R quedan ambos forzosamente en alto y, por
consiguiente, las salidas Q y Q no responden a los
cambios de estado de las,entradas R y S. El dato
previamente almacenado (0 ó 1) no se altera.
Cuando la señal ele reloj está en alto, el nivel ló
gico de los puntos S y R dependerá del estado de
las líneas de entrada S y R.
Si la entrada S está en bajo y las_entradas R y
CLK están ambas en alto, el punto S se hace alto
y el punto R se hace bajo. Esta condición (S=l,
R=0) provoca forzosamente un bajo en la salida Q
y un alto en la salida Q. Es la forma de escribir o
grabar un 0 lógico en esta celda de memoria.
*
Si la entrada R está en bajo y las. entradas S y
CLK están ambas en alto, el punto R se hace_alto
v el punto S se hace bajo. Esta condición (S=0,
R = l) provoca forzosamente un alto en la salida
Q y un bajo en la salida Q. Es la forma de escribir
o almacenar un 1 lógico.
Si las entradas R y S están ambas en bajo y la en
trada CLK está en alto,.los plintos S y R se hacen
altos. Esta condición (S=l, R = l) no afecta el es
tado de las salidas Q y Q. El dato previamente alma
cenado permanece intacto.
Si las entradas_R, S y CLK están todas en alto,
los puntos S y R se hacen bajos. Bajo esta con
dición (S=0, R=0), el estado de las salidas Q y Q
es ambiguo. Esta situación debe evitarse.
En conclusión, en el flip-flop R-S, las señales
aplicadas a las entradas SET (S).y RESET (R) causan
un cambio en las salidas Q y Q sólo cuando se ac
tiva la señal de reloj. M ientras esto no suceda, el
flip-flop preserva el dato previo, independiente
mente de lo que suceda en sus entradas.
En nuestro caso, con la señal de reloj activa en
alto, el flip-flop R-S de la figura 391 se comporta
exactamente igual al latch NAND de la figura 389,
extensamente analizado en la lección 19. El dia-
Flip-flop R-S sincrónico
A. C irc u ito ló g ic o
B. S ím b o lo ló g ic o
LA TC H
R-S
CEKIT- Curso práctico de electrónica digital 243

grama de temporización de la figura 392 resume la
operación del circuito.
En la figura 393 se puede apreciar una secuencia
de entradas SET- RESET, sincronizada con una señal
de reloj, con el propósito de lograr cambios en las
salidas en los momentos que el reloj lo permita. Ob
serve que únicamente cuando la señal de reloj está
en un nivel alto se producen los cambios propues
tos por los niveles de actividad de las entradas de
datos S y R.
Operación sincrónica del flip-flop ¡
Set n 1 rh i
w V 1
(S)
Reset
ü
:
n : 1
1 %
v> s / W w
(R)
Reloj
(CLK).
-íin jin m u in m 1
• • ■
| | 1
E - X v : : : : * : * : * :
i
• Fig. 393 i
En la figura 394 se ilustran el símbolo y las ta
blas características lógica y física del flip-flop R -S
sincrónico de la figura 391. La tabla física describe
la operación del dispositivo en términos de niveles
altos (H) y bajos (L) de voltaje mientras la lógica lo
hace en términos de l's y O's.
En la figura 395 se puede apreciar la principal
desventaja del flip-flop R-S sincrónico. Las salidas
pueden cambiar, como respuesta a las entradas,
durante todo el tiempo que dure la señal de reloj en
244
Flip-flop R-S sincrónico (resumen)
s n
C
R O
S ím b o lo ló g ic o
T a b la ló g ica T a b la física
s R c Qn+1
X X 0 Qn
0 0 1 Qn
0 1 1 0
1 0 1 1
1 1 1 ★
S R C Qn+1
X X L Qn
L L H Qn
L H H L
H L H H
H H H
*
X = Estado indiferente: puede se r 0 (L) ó 1(H)
Q n = Estado actual
Qn + 1 = Estado siguiente
* = Estado am biguo Fig. 394
1 lógico, es decir en un nivel de voltaje alto. Por es
ta razón, se dice que el dispositivo es "transpa
rente", ya que las salidas "miran" hacia la entrada o
hacia los "datos" cuando la señal de reloj es alta.
Flip-flop maestro-esclavo
El flip-flop maestro-esclavo o M/S (master/slave)
es una versión mejorada del flip-flop R-S sincró
nico descrito anteriormente. Los flip-flops M/S al
macenan información durante los períodos de tran
sición (flancos) de la señal de reloj y la preservan
durante los períodos estables.
Por tanto, los flip-flops maestro-esclavo no son
transparentes, ya que no operan con el nivel de la
señal de reloj sino con qno de sus flancos. La infor
mación lograda en una de las transiciones de la se
ñal de reloj se m antiene hasta que ocurra, nueva
mente, otra transición similar.

En la figura 396 se muestra el circuito básico de
un flip-flop maestro/esclavo disparable por flancos
de subida. El dispositivo se obtiene conectando dos
flip-flops R-S en cascada o tándem, es decir, uno a
continuación del otro.
un a lto . El maestro se inhibe e ignora el estado de
sus entradas R y S. El esclavo se habilita y desa
rrolla su lógica de acuerdo al estado de sus entradas
Ro y So, enviando un 1 ó un 0 lógico a la salida Q
y el dato complementario a la salida Q.
Por ejemplo, supongamos que en las líneas de
entrada se tiene la condición S=0 y R =l. Si la se
ñal de reloj está en 0, el maestro se habilita y sus sa
lidas Qo y Qo se hacen 1 y 0, respectivamente. Al
mismo tiempo, el esclavo se inhibe y el dato previo
almacenado en las salidas Q y"Q no se altera.
Cuando la señal de reloj realiza la transición de
0 a 1, el maestro_se inhibe y el dato previo en las sa
lidas Qo (0) y Qo (1) no se altera. Al mismo tiem
po, el esclavo se habilita y responde de acuerdo al
estado de sus entradas Ro (1) y So (0). Como re
sultado, las salidas Q y Q se hacen 1 y 0, respec
tivamente.
En conclusión, las condiciones de las líneas de
entrada R y S se reflejan en las líneas de salida Q y
Q sólo cuándo la señal de reloj realiza una tran
sición de 0 a 1. Se dice, entonces, que el flip-flop
se dispara con flancos de subida. Inviniendo las co
nexiones de las entradas de reloj se obtiene disparo
por flancos de bajada (figura 397).
Flip-flop maestro/esclavo
SLAVE
(Esclavo)
MASTER
(M aestro)
Reloj
iCLK)
C o n v e n c io n e s
S: SET
R: RESET
CLK: RELOJ
El primer flip-flop (FF1) se denomina m a e s tr o
(mcister) y el segundo (FF2) e sc la v o (slave). Uno
de los flip-flops (en este caso el FF2) recibe di
rectamente la señal de reloj y el otro (el FF1) la re
cibe com plem entada o negada. Como veremos, el al
macenamiento de información se realiza durante las
transiciones de b a jo a a lto de la señal de reloj.
Las salidas Qo y Qo del maestro manejan res
pectivamente, las entradas So y Ro del esclavo. Las
condiciones de operación se programan en las lí
neas de entrada R (R E S E T ) y S (S E T ) del maestro.
El dato de salida se obtiene en las líneas Q y Q del
esclavo. El estado de las entradas S y R previo a la
transición de la señal de reloj determ ina el estado
final de las salidas después de la misma.
Si la señal de reloj (CLK) está en bajo¡_se aplica
un a lto a la entrada de reloj del maestro (CLK) y un
b a jo a la del esclavo. El esclavo se inhibe e ignora
el estado de sus entradas Ro y So. El maestro se
habilita y desarrolla su lógica de acuerdo al estado
de sus entradas R y S, enviando el dato (un l_ó un
0) a la salida Qo y su complemento a la salida Qo.
Cuando la señal de reloj se hace a lta , la entrada
de reloj del maestro recibe un b a jo y la del esclavo
Disparo por flancos de bajada
A. C irc u ito ló g ic o
MASTER
(M aestro)
S LA V E
(Esclavo)
B. O p e ra c ió n
Señal
de reloj
Inhibe cam bios
en ei maestro
Habilita cam bios Trasfiere último
en el m aestro cam bio a Q
CEKÍT- Curso práctico de electrónica digital 245

En la figura 398 se presentan la tabla caracterís
tica y el símbolo lógico del flip-flop R-S maestro/
esclavo. Note que, con respecto al flip-flop sincró
nico R-S, la tabla no ha variado: aún continúa la am
bigüedad cuando las entradas SET y RESET toman,
al mismo tiempo, el valor de 1 (H) lógico.
Flip-flop M/S (resumen)
Sím bolo lógico Tabla característica
s 1
> C
R 1
Q
Q
s R C Qn+1
L L “L Qn
L H "L L
H L "L H
H H “L
*
b A
“ L * Flanco de bajada del reloj
’ = Estado am biguo
C - Señal de reloj
S * SET
R = R ESET
H = 1; L = O
M
W
W
w
w
li
En la figura 399 se indica la forma de modificar
elflip-flop maestro/esclavo de la figura 396 para do
tarlo de las funciones PRESET y CLEAR. Como vi
mos anteriormente, la señal asincrónica PRESET se
utiliza para inicializar la salida de un flip-flop en I
(alto) y la señal CLEAR para inicializarla en 0
(bajo).
Suponiendo que la señal de reloj está en a lto ,
las salidas de las compuertas A y B serán a lta s y
las de las compuertas C y D serán 0 y 1 ó vicever
sa, dependiendo del estado previo del flip-flop.
Cuando se pulsa Si (PRESET), la compuerta C
recibe un b a jo y aplica un a lto a la compuerta E.
Al mismo tiempo, la compuerta D recibe un a lto en
todas sus entradas y su salida aplica un b a jo a la
entrada de la compuerta F. Puesto que la señal de
reloj es a lta , las compuertas E y F están habilita
das y aplican un 0 y un I a las compuerta G y H.
Como resultado, la salida Q se hace a lta y la
salida Q se hace b a ja . Es decir, la pulsación del bo
tón de PRESET (Si) lleva, forzosamente, el flip-flop
al estado SET (Q =l, Q=Ó)- Un análisis similar re
vela que, al pulsar S2 (CLEAR), el flip-flop queda
en estado RESET.es decir, con un 0 en la salida Q y
un 1 en la salida Q.
Como regla general, las entradas PRESET y
CLEAR deben estar deshabilitadas (a lta s , en este ca
so) cuando la señal de reloj sea activa. Si esto no se
hace, el dispositivo no puede operar de manera sin
crónica. Al pulsar simultáneamente Si y S2, se crea
una condición no permitida y el estado de las sali
das es ambiguo.
Flip-flop tipo T . Divisores de frecuencia
El flip-flop T (del inglés toggle: ondulante) es
un dispositivo biestable que permuta el estado de
sus salidas cada vez que recibe un pulso de reloj.
Se obtiene a partir del flip-flop M/S básico descrito
anteriormente conectando la entrada S a la salida Q
y la entrada R a la salida Q, com o se muestra en la
figura 400. Este circuito, en particular, responde a
los flancos de bajada de la señal de reloj.
Observe que la única entrada del circuito es la se
ñal de reloj (CLK). Como lo revela el diagrama de
temporización (figura 400-D), la frecuencia de la se
ñal de salida de un flip-flop T es la mitad de la fre
cuencia de la señal de reloj. Esta característica lo
hace útil para implem entar contadores y otros circui
tos digitales donde se requiere la función de divi
sión de frecuencia.
Las señales PRESET y CLEAR son activas en b a
j o y se generan, respectivamente, mediante Si y
S2. La prueba de escritorio de la figura 399 rela
ciona los estados que se presentan en el circuito
cuando se pulsa Si (PRESET), es decir, cuando se
lleva asincrónicamente el flip-flop a la condición
SET (Q=l).
Las compuertas A-D constituyen el flip-flop
maestro y las compuertas E-H el flip-flop esclavo.
246
Para comprender com o trabaja el flip-flop T de
la figura 400, supongamos que, al comenzar el
proceso (instante t 0) la señal de reloj (CLK) es b a ja
y el flip-flop está en la condición de RESET, es decir
Q=R=0 y Q=S=1. En el instante tt, la señal de
reloj se hace a lta . Como resultado, el estado de las
entradas S y R se trasfiere a las salidas Qo y (^o del
maestro y a las entradas So y Ro del esclavo.
Estas señales no afectan el estado previo de las
salidas Q y Q del sistema porque el esclavo no está
Flip-flop M/S con preset y clear

B. C ircuito lógico com pleto
M A STER
(M aestro)
SLA VE
(Esclavo)
mmm
Flip-flop T
A. Circuito lógico sim plificado C. Sím bolo lógico
Entrada
de reloj
Salidas
habilitado. En el instante t2, la señal de reloj se ha
ce baja y el estado de as entradas So y Ro se trans
fiere a las salidas Q y Q del esclavo. Como resul
tado, el flip-flop pasa a la condición SET, es decir
Q=R=1 y Q=S=0.
En el instante t3, la señal de reloj se hace alta y
el estado de las entradas S y R del maestro se trans
fiere a las entradas So y Ro del esclavo. Por consi
guiente, SoM) y R o=l. El estado previo de las sali
das Q (1) y Q (0) no se altera porque el esclavo está
inhibido.
En el instante t4, la señal de reloj se hace baja
y el estado de las entradas So y Ro se transfiere a
las salidas Q y Q. Como resultado, el flip-flop pasa
a la condición RESET, es decir Q=R=0 y Q=S=1.
En el instante t5, el circuito se encuentra en las
mismas condiciones iniciales en que se encontraba
en el instante tj y, por tanto, se repite la misma se
cuencia.
Observe que las salidas Q y Q cambian de es
tado únicamente cuando la señal de reloj realiza una
transición negativa, es decir, pasa de alto a bajo.
Se necesitan dos pulsos completos de reloj para que
la salida pase de un estado al otro y retom e al esta
do inicial. En otras palabras, la frecuencia de salida
será siempre la mitad de la frecuencia de entrada.
En elflip-flop T no se presentan estados prohibidos
Conectando varios flip-flops T en cascada se
obtiene un divisor de frecuencia de varias etapas.
En la figura 401, por ejemplo, se muestra un circui
to que utiliza tres flip-flops T para proveer factores
de división de frecuencia de 2, 4 y 8. La señal de en
trada se aplica al primerflip-flop y la salida de cada
uno actúa como entrada de reloj del siguiente.
En la figura 402 se muestran los diagramas
funcionales de algunos divisores de frecuencia con
flip-flops T disponibles como circuitos integrados.
Todos responden a flancos de bajada. El 4020B es

de 14 etapas, el 4024B es de 7 etapas y el 4040B
es de 12 etapas. Un a lto en la línea RESET hace
bajas todas las salidas. Los divisores de frecuencia
se estudian en detalle en la lección 24 de este curso.
Flip-flop tipo D
El flip-flop D (del inglés data: datos) se obtiene
a partir de un flip-flop maestro/esclavo conectando
un inversor entre las entradas S y R, como se mues
tra en la figura 403. El dato presente en la entrada D
se trasfiere a la salida Q cuando se activa la señal de
reloj. Esta característica lo hace muy útil en memo
rias y registros de datos y de desplazamiento. En el
flip-flop D no se presentan estados prohibidos.
Como resultado de la inclusión del inversor, las
entradas R y S tienen siempre estados opuestos. Pa
ra llevar el flip-flop a la condición SET (Q =l,
Q=0), debe aplicarse un 1 a la entrada de datos (D)
y para llevarlo a la condición RESET (Q=0, Q =l) de
be aplicarse un 0 a la misma.
En otras palabras, la salida siempre asume el es
tado de la entrada cuando la señal de reloj es activa.
Esta es la razón por la cual se dice que el dis
positivo es trasparente. El disparo de un flip-flop
tipo D se puede producir por nivel (positivo o
negativo) o por flancos (de subida o de bajada), de
pendiendo del diseño.
En la figura 404 se resume la diferencia entre
los cuatro modos posibles de disparo de un flip-
flop D y, en general de cualquier flip-flop sin
crónico. Como vimos al comienzo de esta lección,
en un flip-flop disparable por nivel, el circuito res
ponde cuando la señal de reloj es a lta (disparo por
nivel positivo) o baja (disparo por nivel negativo).
En un flip-flop disparable por flanco, la acción
de almacenamiento del circuito ocurre cuando la
señal de reloj realiza una transición de bajo a alto
(disparo por flanco de subida) o de a lto a bajo
(disparo por flanco de bajada). Esta convención es
válida para cualquier tipo de flip-flop sincrónico.
Divisores de frecuencia integrados representativos
A . 4 0 2 0 B
(16 pines, 14 etapas)
V DD (3V-18V)
Reseí
Vcc
9
> 10
7
5
4
6
4020B 13
12
14
15
1
2
11 3
GND
B .4 0 2 4 B
(1 4 pines, 7 etapas)
V D D (3V -18V )
-nnn.
CLK
(0
■ Q1 (f/2)
■ Q4 (f/16)
■05 (f/32)
■Q6 (f/64)
■ Q 7 (f/128)
• 0 8 (f/256)
■Q9 (f/512) j
■Q10 (f/1024) R —
Q 1 1 (1/2048)
Q 12 (1/4096)
Q13 (1/8192)
Q14 (1/16394)
14
V cc ^
> 1
11 — —
9
6 -----
4024B
O _____
4 ------
3 -----
2
GND
C. 4040B
(1 6 pines, 12 etapas)
V DD (3V-18V)
1
Q1 (f/2) -nna
Q2 (f/4)
Q3 (1/8)
Q4 (f/16)
Q5 (f/32)
Q6 (f/64)
Q7 (f/128)
16
Vcc
9
> 10
7
6
5
3
4040B 2
4
13
12
14
15
11 1
GND
- Q2 (f/4)
- Q3 (1/8)
- Q4 (f/16)
- Q5 (f/32)
- Q6 (f/64)
Fig. 402
248

Flip-flop tipo D
B. Sím bolo lógico
A. C ircuito lógico
sim plificado
J1TU1
D. D iagram a do tem porización
N: Disparo por nivel
F: Disparo por flanco
C LK: Entrada de reloj
D: Entrada de datos
Q, Q : Salidas
C. Tablas de verdad
Disparo por
nivel positivo
D isparo por
nivel negativo
Disparo por
flancos de subida
por
flancos d e bajada
Un flip-flop D se puede convertir fácilmente en
un flip-flop T conectando la salida Q a la entrada D,
como se muestra en la figura 405. En este caso, la
entrada de reloj actúa como la entrada de toggle (T)
del flip-flop. La salida Q cambia de estado con cada
pulso de reloj y la frecuencia de salida es la mitad
de la frecuencia de entrada. La operación de unflip-
flop T se resume en la figura 400.
Modos de disparo del flip-flop D
A. Por nivel positivo B. Por nivel negativo
Nivel de
actividad
D. Por flanco de
bajada
C. Por flanco de
subida
Flanco activ
Flip-flop D configurado com o flip-flop T
Fig. 405
’
/V
/V
/V
A
No todos los flip-flops tipo D disparables por
flancos o por nivel se obtienen usando la estructura
m aestro esclavo. En la figura 406 se muestran dos
ejemplos. El circuito A se dispara con los flancos
de subida del reloj y se realiza con tres cerrojos bies
tables tipo NAND. El circuito B responde cuando la
señal de reloj es alta y se realiza a partir de unflip-
flop R-S sincrónico.
Otros flip-flops tipo D
0 . D is p a ra b le p o r n lv »
c o n flip - flo p R-S
A . D la p s ra b le p a t fla n c o *
c o n c a rro jo a N A N D

Circuito integrado 4013B
Vcc
A. Distribución de pines
B. Diagram a funcional
SET1 SET2
Fig. 408
Circuitos integrados con flip-flops tipo D
Existen varios circuitos integrados TTL y
CMOS que incorporan, en una misma cápsula, dos
o más flip-flops tipo D. Los siguientes son algunos
ejemplos. Los dispositivos de las series 40 y 74C
son de tecnología CMOS y operan con tensiones en
tre +3V y +18V mientras que los de las series 74 y
74LS son de tecnología TTL y operan a +5V.
7474, 74C74, 74LS74. Cada uno de estos
chips (figura 407) incorpora, en una misma cápsula
de 14 pines, dos flip-flops tipo D independientes
con entradas PRESET y CLEAR activas en b a jo . Los
cambios en las salidas Q y Q están sincronizados
con el flanco positivo de la señal de reloj (CK).
4013B. Este chip (figura 408) incorpora, en una
misma cápsula de 14 pines, dos flip-flops D inde
pendientes con entradas PRESET (SET) y CLEAR
(RESET) activas en a lto . Los cambios de estado de
las salidas Q y Q están sincronizado con el flanco
positivo de la señal de reloj.
En condiciones normales (operación sincrónica)
las entradas SET y RESET deben ser b a ja s . Si estas
dos líneas son a lta s al mismo tiempo, las salidas Q
y Q se hacen ambas a lta s (estado prohibido).
Otros chips que contienen varios flip-flops tipo
D en una misma cápsula son los siguientes:
250
74C173, 74173, 74LS173. Cuatro (4) flip-
flops D tri-state con CLEAR. Una línea común de
reloj. Dos-líneas de habilitación. Sin salidas comple
mentarias. 16 pines.
745175, 74C175, 74LS175, 40175B. Cua
tro (4) flip-flops D con CLEAR. Una entrada común
de reloj. Con salidas normales (sin negar) y comple
mentarias (negadas). 16 pines.
74C174, 74174, 74LS174, 40174B. Seis (6)
flip-flops D con CLEAR. Una línea común de reloj.
Sin salidas complementarias. 16 pines.
74LS273. Ocho (8) flip-flops D con CLEAR. Una
línea común de reloj. Sin salidas complementarias.
20 pines.
74C374, 74LS374: Ocho (8) flip-flops D tri-
state. Una línea común de reloj. Sin salidas com
plementarias. 20 pines.
Todos estos chips se utilizan, principalmente,
como registros de almacenamiento, es decir, para
guardar códigos o palabras de varios bits. Los regis
tros de almacenamiento se estudian en la lección 22.
En el siguiente experim ento practicaremos con
el circuito integrado 4013B. Como vimos, este dis
positivo contiene dos flip-flops D con PRESET y
CLEAR en una misma cápsula. Esta primera aproxi
mación práctica a la lógica sincrónica es muy impor
tante. Sígala con detenimiento.
CI'S 74C74,7474 y 74LS74
A. D istribución de pines
Vcc
GND
1CLR

EXPERIM ENTO Ne22
1 Protoboard.
Puentes varios de alambre telefónico N2 22 ó
#24.
Operación de un flip-flop
tipo D
Objetivos
• Analizar el funcionamiento de un flip-flop D sin
crónico, tomando como ejemplo una de las dos sec
ciones del circuito integrado 4013B.
• Verificar la función de las entradas asincrónicas
PRESET (SET) y CLEAR (RESET) de unflip-flop.
• Comprobar la ocurrencia de estados ambiguos en
un flip-flop operado asincrónicamente.
• Derivar la tabla característica de un flip-flop D
disparable por flancos de subida.
Materiales necesarios.
1 Circuito integrado- 4013B (dos flip-flops D con
PRESET y CLEAR). IC1.
1 Resistencia de 10 KQ. Rl.
4 Monitores lógicos (módulo EDM-1). Dl-D-t.
4 Interruptores lógicos (módulo EDM-2). Sl-S-t.
1 Batería alcalina de 9V con conector o una fuente
regulada del mismo valor (kit CEKIT K10). VDD.
Descripción del circuito de prueba
En la figura E38 se muestra el circuito que
utilizaremos en este experim ento para comprobar la
operación de un flip-flop D, obtenido de una de las
secciones del circuito integrado 4013B (IC1). Los
interruptores lógicos Si a S4 del módulo 2 contro
lan, en su orden, las entradas de datos (D, pin 5),
reloj (CLK, pin 3), SET (pin 6) y RESET (pin 4).
Los monitores lógicos D i a D4 del módulo 1 vi
sualizan, en su orden, el estado de las entradas D
(datos) y CLK (reloj) y de las salidas Q (pin 1) y "Q
(pin 2). Un monitor encendido indica la presencia
de un nivel a lto ó 1 lógico en el punto de prueba y
un monitor apagado la de un nivel bajo ó 0 lógico.
La resistencia limitadora R l es opcional.
Procedim iento
Paso 1. Arme sobre el protoboard el circuito de la
figura E38. Inserte cuidadosamente el circuito
integrado IC1 (4013B) y los módulos EDM-1 y
EDM-2. Observe todas las precauciones de manipu
lación de dispositivos CMOS. Al term inar el monta
je, sitúe los interruptores S i, S2, S3 y S4 en la po
sición "0". De este modo, todas las entradas del
flip-flop recibirán, inicialmente, un nivel bajo.
Fig. E38
Circuito de prueba del flip-flopD 4013B
I" I : M ódulo 1
l i l i : M ódulo 2

Paso 2. Encienda la fuente de alimentación y ob
serve lo que sucede en los monitores Di a D4. No
tará que sólo se ilumina D3 ó D4, indicando que una
de las salidas del flip-flop es alta mientras la otra es
baja. Los monitores Di y D2 permanecen apagados
porque las entradas de datos (D) y de reloj (CLK)
son bajas.
Paso 3. Para comprobar la función de la entrada
asincrónica RESET (pin 4), produzca un pulso posi
tivo de reset, pasando momentáneamente S4 de la
posición "0" a la posición "1" y retornándolo a la
posición "0". Observe lo que sucede en D3 y D4.
Notará que D3 se apaga y D4 se ilumjna, es decir, la
salida Q se hace baja (0) y la salida Q se hace alta.
Lo anterior sucede porque un alto en la línea
RESET impone un bajo en la salida Q y un alto en
la salida Q, sin importar el estado de las entradas de
datos (D) y de reloj (CLK). Esta es la forma de ini-
cializar el flip-flop en la condición RESET (Q=0).
Consigne sus resultados en la tabla de la figura E39
salida Q, sin importar el estado de las entradas de
datos (D) y de reloj (CLK). Esta es la form a de ini-
cializar el flip-flop en la condición SET (Q =l,
Q=0). Consigne sus resultados en la tabla de la figu
ra E39.
Paso 5. Sitúe S3 y S4 en la posición "1" y observe
lo que sucede en D3 y D4. Notará que estos dos
monitores se encienden, indicando que las salidas Q
y Q _son ambas altas. Esta situación ambigua
(Q=Q) ocurre porque las entradas SET y RESET son
activas (altas) al mismo tiempo.
A continuación, pase S3 a la posición "0" y ob
serve lo que sucede en D3 y D4. Notará que D3 se
apaga y D4 permanece iluminado. Esta situación
indica que la salida Q es baja y la salida es alta.
Lleve nuevamente S3 a la posición ”1" y pase
S4 a la posición "0". Observe lo que sucede en D3
y D4. Notará que D3 permanece iluminado mientras
D4 se apaga. Esta situación indica que la salida Q es
alta y la salida Q es baja.
Tabla característica
Paso
Ns
Entradas Salidas
D
(S1.D1)
CLK
(S2.D2)
Set
(S3)
Reset
(S4)
Q
(D3)
Q
(D4)
2 X X 0 0
X X 0 1
X X 1 0
5
X X 1 1
X X 1 “L
X X “L 1
6
1 _r 0 0
0 0 0
X : Puede se r 0 ó 1
_ T : Flanco de subida (transición de 0 a 1) t
“L :Flanco de bajada (transición de 1 a 0 ) | Fig. E39
m
Paso 4. Para comprobar la función de la entrada
asincrónica SET (pin 6), aplique un pulso positivo
de set, pasando momentáneamente S3 de la posi
ción "0" a la posición "1" y retornándolo a la po
sición "0". Observe lo que sucede en D3 y D4. No
tará que D3 se ilumina y D4 se apaga, es decir, la sa
lida Q se hace alta (1) y la salida (J se hace baja.
Lo anterior sucede porque un alto en la línea
SET impone un alto en la salida Q y un bajo en la
252
Como conclusión, cuando las entradas SET y
RESET son altas al mismo tiempo, resulta una con
dición no permitida (Q=Q=1). La primera de estas
entradas en hacerse baja determina el estado final
del flip-flop. En condiciones normales, las entradas
SET y RESET deben estar siempre en bajo para que
el dispositivo trabaje en forma sincrónica.
Registre todos sus resultados en la tabla de la fi
gura E39. Al terminar, retorne nuevamente todos
los interruptores, desde Si hasta S4, a la posición
" 0"
Paso 6. Para comprobar la operación sincrónica
del flip-flop, sitúe Si en la posición "1". El monitor
D i debe iluminarse, indicando que la entrada D está
recibiendo un nivel alto (1). A continuación, apli
que un pulso positivo de reloj, llevando el interrup
tor S2 de la posición "0Ma la posición "1" y retor
nándolo a la posición "O”.
Observe lo que sucede en D3 y D4. Notará que
D3 se ilumina y D4 se apa^a, indicando que la sa
lida Q es alta y la salida Q es baja. A continua
ción, sitúe Si en la posición "0" y aplique nueva
mente un pulso positivo de reloj. Notará que D3 se
apaga y D4 se ilumina, indicando que la salida Q es
baja y la salida Q es alta.
Lo anterior sucede porque el flip-flop memoriza
el estado de la entrada D cuando la señal de reloj
realiza una transición de bajo a alto. Para ratificar
esto último, sitúe S2 en la posición "1" y mueva
alternativamente Si entre las posiciones "0" y "1".
Notará que el estado de la salida Q no cambia. Re
gistre su resultados en la tabla de la figura E39.

Flip-flop tipo J-K
El J-K (figura 409) es un flip-flop sincrónico
con dos líneas de entrada de datos (J y K), una en
trada de reloj (CLK), dos entradas asincrónicas (PRE-
SET y CLEAR) y dos salidas complementarias (Q y
Q). Las entradas J y K se pueden manipular para
producir cualquier condición de salida predecible.
El J-K puede también operar com o T o D y es el
más popular de todos los dispositivos biestables.
En la tabla característica de la figura 411 se re
sume la operación de un flip-flop J-K en el modo
asincrónico. Se supone que la entrada de reloj
(CLK) está inactiva. Las entradas PRESET y CLEAR
pueden ser activas en alto o en bajo, dependiendo
del diseño. Por lo general, en CMOS, estas líneas
son activas en alto, y en TTL lo son en bajo.
Flip-flop J-K. Operación asincrónica
A. Entradas PR y CLR
activas en bajo
B. Entradas PR y CLR
a c tivasen alto
PR CLR Q Q PR CLR Q Q
0 0
* *
0 0 Qo Qo
0 1 1 0 0 1 0 1
1 0 0 1 1 0 1 0
1 1 Qo Qo 1 1 * I *
*: Estados am biguos (condición no perm itida)
Qo, Q o: Estados previos (operación sincrónica)
Fig. 411
88888888888888888»
En la figura 410 se muestra el circuito equiva
lente de un flip-flop J-K. El dispositivo se obtiene a
partir de un flip-flop R-S maestro-esclavo acoplan
do, mediante las compuertas A y B, la salida Q a la
entrada S y la salida Q a la entrada R. Las entradas
libres de las compuertas de acoplamiento se convier
ten en las líneas de datos J y K del flip-flop.
Flip-flop J-K. Circuito equivalente
CLK
K
Q
Q
Fig. 410
El flip-flop J-K puede ser operado en uno cual
quiera de estos dos modos: sincrónico y asincró
nico. En el prim er caso, el estado de las salidas Q y
Q depende de las entradas J y K y está sincronizado
con la señal aplicada a la entrada de reloj (CLK). En
el modo asincrónico, el estado de las salidas Q y Q
lo establecen las entradas PRESET y CLEAR.
En el caso de un dispositivo con entradas acti
vas bajas, la aplicación de un bajo a la entrada
CLEAR y de un alto a la entrada PRESET hace forzo
samente baja la salida Q mientras que la aplicación
de un bajo a la entrada PRESET y de un alto a la
entrada CLEAR la hace forzosamente alta.
En el caso de un dispositivo con entradas ac
tivas altas, la aplicación de un alto a la entrada
CLEAR y de un bajo a la entrada PRESET hace for
zosamente baja la salida Q mientras que la apli
cación de un alto a la entrada PRESET y de un bajo
a la entrada CLEAR la hace forzosamente alta.
La salida complementaria Q opera en forma con
traria. Cuando las entradas PRESET y CLEAR son ac
tivas al mismo tiempo, el dispositivo opera errática
mente porque no sabe que hacer: el resultado final
es impredecible. En presencia de la señal de reloj
(operación sincrónica), las entradas PRESET y
CLEAR deben estar inactivas.
La principal aplicación del modo asincrónico es
inicializar las salidas del flip-flop en un estado co
nocido. Como vimos en la lección 15, esto es parti
cularmente importante cuando se aplica potencia por
primera vez a un circuito. La operación asincrónica
se utiliza también para cargar registros y contadores
con cantidades específicas antes de com enzar una
nueva operación.
En la tabla característica de la figura 412 se re
sume la operación de un flip-flop J-K en el modo
sincrónico. Las entradas PRESET y CLEAR deben
$88888
Flip-flop J-K. Símbolo logico
Entradas
de datos
Entrada
de reloj
Salidas
PR, C LR : Entradas
asincrónicas

Flip-flop J-K. Operación sincrónica
A. Disparo porflancos
de bajada
B. Disparo porflancos
d e subida
J K CLK Q Q J K CLK Q Q
0 0 ~ L Qo Qo 0 0 _ F Qo Qo
0 1 ■*_ 0 1 0 1 J ' 0 1
1 0 " t . 1 0 1 0 s 1 0
1 1 “ t . Qo Qo 1 1 - F Qo Qo
: Flanco de bajada (transición de 1 aO)
_ r : Flanco de subida (transición de 0 a 1)
Qo, Qo: Estado previo (no cam bia)
Qo, Q o: Toggle (se invierte el estado previo)
e sta r in a ctiv as p ara q u e e l d isp o sitiv o d e sa rro lle su
ló g ica sin c ró n ic a n o rm al. E l flip-flop p u e d e estar
sin c ro n iz ad o co n lo s fla n co s d e su b id a o d e b ajad a
d e la señ al d e reloj (CLK), d e p e n d ie n d o del d iseñ o .
Las entradas sincrónicas J y K son, normalmen
te, activas en alto y determinan el estado de salida
resultante después de la aplicación de la señal de
reloj. Específicamente, un alto en la línea J, con la
entrada_K en bajo, lleva la salida al estado SET
(Q =l, Q=0). A sí mismo, un alto en la línea K, con
la línea J en bajo, lleva la salida al estado RESET
(Q -0, Q =l).
Cuando las entradas J y K son ambas bajas y
se aplica la señal de reloj, nada sucede: el estado pre
vio de las salidas Q (Qo) y Q (Qo) se mantiene, es
decir, no cambia. Se dice, entonces, que el flip-flop
está operando en el modo de retención (hold).
Cuando las entradas J y K son ambas altas y
se aplica la seña], de reloj, ocurre algo interesante:
las salidas Q y Q cambian de estado. Es decir, el
flip-flop pasa _del estado SET (Q =l, Q=0) al de
RESET (Q=0, Q = l) o viceversa. Se dice, entonces,
que elflip-flop está operando en el modo basculante
(toggle).
El diagrama de temporización de la figura 413
resume la operación del flip-flop J-K en el modo
sincrónico. En este caso, se supone que el dispo
sitivo responde a los flancos de bajada de la señal
de reloj y que las entradas asincrónicas (PRESET y
CLEAR) están inactivas. En operación sincrónica, el
J-K no presenta estados ambiguos.
El flip-flop J-K se utiliza ampliamente en
registros de almacenamiento, registros de desplaza
miento, contadores de pulsos, divisores de frecuen
cia y otras aplicaciones secuenciales que analizare-
254
Flip-flop J-K. Diagrama de temporización
1
o, na
0,
C L K
JUUUUUUUUUUUUL
mos en lecciones posteriores. Una de las principa
les razones de su popularidad radica en que puede
adaptarse fácilmente para operar también com o flip-
flop T o D
En la figura 414 se indica la forma de obtener
un flip-flop T (toggle) a partir de un flip-flop J-K.
Este m odo de operación se logra conectando las
entradas J y K a un nivel alto y manteniendo las
entradas PRESET y CLEAR inactivas. El estado de la
salida (Q) cambia cada vez que la señal de reloj
(CLK) realiza una transición de alto a bajo.
El circuito de la figura 414 es, intrínsecamente,
un divisor de frecuencia: se necesitan dos pulsos
com pletos de reloj para producir un pulso completo
de salida. Es decir, la frecuencia de salida es la mi
tad de la frecuencia de entrada:
En este caso, es la frecuencia de la señal
disponible en la salida Q y Fin la frecuencia de la
Flip-flop T con flip-flop J-K
Jin. o JTJ1TLC
(f)K
(f/2)
JTTTR
(f)
PR, C LR : Activas en bajo

señal aplicada a la entrada de reloj (CLK). Por ejem
plo, si la frecuencia de reloj es 1 KHz, la frecuencia
de salida será 500 Hz. Conectando varios flip-flops
T en cascada se obtiene una cadena de divisores de
frecuencia, com o se explicó en una sección anterior
(ver página 248).
El flip-flop J-K configurado como toggle, ade
más de la división de frecuencia, se puede también
utilizar en otras aplicaciones, por ejemplo, para me-
morizar alternativamente la acción de on/ojf de un
pulsador: cada vez que se acciona el interruptor, la
carga controlada por el mismo (un motor, una lám
para, etc.) se energiza o se desenergiza.
En la figura 415 se ilustra la form a de obtener
un flip-flop D (dala) a partir de un flip-flop J-K.
Este modo de operación se logra conectando un in
versor entre las entradas J y K y utilizando J como
línea de datos (D). Nuevamente, las entradas PRE
SET y CLEAR deben estar inactivas. La salida Q
adopta el estado de la entrada J cada vez que la
señal de reloj realiza una transición de bajo a alto.
Circuitos integrados con flip-flops J-K
Existen varios circuitos integrados TTL y
CMOS que incorporan, en una m ism a cápsula, dos
o más flip-flops tipo J-K. Los siguientes son algu
nos ejemplos.
Nota: Los dispositivos de las series 74 y 74LS ope
ran a +5V y los de las series 40 y 74C con tensio
nes entre +3V y +15V.
7473, 74C73, 74LS73. Todos incorporan, en
una misma cápsula de 14 pines, dos flip-flops J-K
M/S independientes con clear y salidas complemen
tarias (figura 417). La línea CLEAR es activa en
bajo y la transferencia de información se realiza
con los flancos de bajada de la señal de reloj. La ten
sión de alimentación se aplica entre los pines 4
(Vcc) y 11 (GND).
En esencia, un J-K funciona como un flip-flop
T cuando sus entradas son ambas altas y como un
flip-flop D cuando las mismas tienen estados di
ferentes. Siempre que utilice un flip-flop en el mo
do sincrónico, mantenga desactivadas las entradas
PRESET y CLEAR para evitar que el dispositivo se
dispare por ruido y produzca una respuesta falsa.
No todos los flip-flops J-K se implementan
utilizando el principio maestro/esclavo. En la figura
416, por ejemplo, se muestra el circuito de un flip-
flop J-K, con entradas asincrónicas construido a
partir de un flip-flop R-S sincrónico. El dispositivo
desarrolla su lógica normal cuando la señal de reloj
es de nivel alto. Las lineas PRESET y CLEAR son
activas en bajo.
CI'S 7473, 74C 73 y 74L S73
A. D istribución d e pines
C N D
14 113 112 111 110 I 9 18
4
Vcc
B. D iagram a funcional
2
14 CLR
J Q
12
J Q
_T L_l<>C K -H ~ 5 < >C K
3
K Q
FF1
13 10
K O
FF2
8
1
Q
PR, C LR : Activas en alto

7476, 74C76, 74LS76. Todos incorporan, en
una misma cápsula de 16 pines, dos flip-flops J-K
M/S independientes con preset, clear y salidas com
plementarias (figura 418). Las líneas PRESET y
CLEAR son activas en b a jo y la transferencia de in
formación se realiza con los flancos de bajada de la
señal de reloj. La tensión de alimentación se aplica
entre los pines 5 (Vcc) y 13 (GND).
CI’S 7 4 7 6 ,74C76 y 74LS76
1CLK
1PR
1CLR
1J
Vcc
2CLK
2PR
2CLR
4027B. Incorpora, en una misma cápsula de 16 pi
nes, dos flip-flops J-K M/S independientes con pre
set, clear y salidas complementarias (figura 419).
Las líneas PRESET (SET) y CLEAR (RESET) son ac
tivas en a lto y la transferencia de información se
realiza con los flancos de subida de la señal de
reloj. La tensión de alimentación se aplica entre los
pines 16 (V dd) Y 8 (GND).
4095B. Incorpora, en una cápsula de 14 pines, un
flip-flop J-K M/S gatillado con preset, clear y sa
lidas complementarias (figura 420). Las líneas PRE
SET (SET) y CLEAR (RESET) son activas en a lto y
la transferencia de información se realiza con los
flancos de subida de la señal de reloj. La tensión de
alimentación se aplica entre los pines 14 (VDD) y 7
(GND).
La característica de gatillado propia del circuito
se refiere al hecho de que los estados finales de las
256
A. D istribución de pines
Q 2 - i 16 — V D D (3V -18V )
02
CLK2
RESET2
K2
J2
SET2
GND
V
DD
SET
CLK
K1
K2
K3
O
NC: No conectado
2
Fig. 420

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