Este documento trata sobre circuitos lógicos secuenciales. Introduce los conceptos de circuito secuencial, la necesidad de memoria y sincronización, y describe elementos de memoria como latches y flip-flops. Además, explica conceptos como máquinas de estado, análisis y síntesis de circuitos secuenciales.
Práctica sobre Flip Flops.
•Tabla de verdad de los Flip Flop RS y D
•Funcionamiento del flip flop y su uso en diferentes configuraciones.
•Efecto del reloj en los flip – flop temporizados y la sincronía de entradas y salidas.
Práctica sobre Flip Flops.
•Tabla de verdad de los Flip Flop RS y D
•Funcionamiento del flip flop y su uso en diferentes configuraciones.
•Efecto del reloj en los flip – flop temporizados y la sincronía de entradas y salidas.
Lógica secuencial asignatura electrónica digital para ingeniería electromecánicaIsrael Magaña
Introducción a la lógica secuencial y su comparación con la lógica combinacional para la asignatura de electrónica digital, tema introductorio previo a los flip flops
Una señal analógica es una señal generada por algún tipo de fenómeno electromagnético; que es representable por una función matemática continua en la que es variable su amplitud y periodo en función del tiempo.
Se denomina motor de corriente alterna a aquellos motores eléctricos que funcionan con alimentación eléctrica en corriente alterna. Un motor es una máquina motriz, esto es, un aparato que convierte una forma determinada de energía en energía mecánica de rotación o par.
1º Caso Practico Lubricacion Rodamiento Motor 10CVCarlosAroeira1
Caso pratico análise analise de vibrações em rolamento de HVAC para resolver problema de lubrificação apresentado durante a 1ª reuniao do Vibration Institute em Lisboa em 24 de maio de 2024
1º Caso Practico Lubricacion Rodamiento Motor 10CV
Tema 04 mestado
1. Tema
4.
Circuitos
Lógicos
Secuenciales
Sistemas
Digitales
Pablo
Abad
Pablo
Prieto
Torralbo
Departamento
de
Ingeniería
Informá2ca
y
Electrónica
Este
tema
se
publica
bajo
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Crea2ve
Commons
BY-‐NC-‐SA
4.0
«Digital
Design
and
Computer
Architecture»
(Harris
&
Harris).
Chapter
3
(3.1
-‐
3.5)
2. Índice
2
Tema
4
:
Circuitos
Lógicos
Secuenciales
• Introducción:
– Definición
de
CLS.
– Necesidad
de
Memoria
y
Sincronización.
• Latches
y
Flip
Flops.
• Máquinas
de
Estados:
– Mealy.
– Moore.
• Análisis.
• Síntesis:
– Mínimo
número
de
biestables.
– 1
biestable
por
estado.
• Timing.
3. Introducción
• Circuito
Lógico
Secuencial
(CLS):
– Definición:
circuito
combinacional
cuya
salida
depende
de
los
valores
actuales
y
pasados
de
las
señales
de
entrada.
– Se
trata
de
circuitos
en
los
que
aparecen
lazos
de
«feedback»
(salidas
del
circuito
pueden
actuar
como
valores
de
entrada).
– Los
Componentes
de
un
CLS
son:
• Señales
de
entrada
y
Salida
(señales
binarias).
• Señal
de
Reloj
(señal
binaria
con
forma
periódica).
• Lógica
Combinacional
(determina
la
salida
y
el
próximo
estado).
• Almacenamiento
(man2ene
información
sobre
el
estado
actual).
Tema
4
:
Circuitos
Lógicos
Secuenciales
3
Lógica
Combinacional
Storage
inputs
outputs
clock
n n
m
m
4. Introducción
• Ejemplo:
Circuito
contador
de
«unos»:
– La
salida
depende
del
valor
que
tengo
en
input
(valor
actual)
y
de
los
«unos»
que
llevo
contados
hasta
el
momento
(valor
pasado).
Tema
4
:
Circuitos
Lógicos
Secuenciales
4
Lógica
Combinacional
Storage
Input:
señal
binaria
con
valor
«1»
ó
«0».
Output:
número
de
«unos»
en
la
entrada
(satura
en
7).
A
cargo
de
calcular
el
número
de
unos
en
función
de
la
señal
de
entrada
y
de
los
que
hemos
contado
hasta
el
momento.
Necesitamos
almacenar
el
número
de
«unos»
contados
hasta
el
momento
(Estado).(Necesidad
de
Memoria).
5. Introducción
• Necesidad
de
Sincronización
(Reloj):
– Pregunta:
Con
la
siguiente
señal
de
entrada,
¿Cuántos
unos
contaría
mi
CLS?
Tema
4
:
Circuitos
Lógicos
Secuenciales
5
– Respuesta:
Nos
falta
información
para
poder
considerar
una
respuesta
como
válida
(3?,
6?…).
Wme
input(t)
1
0
0
1
0
0
0
0
1
0
0
0
1
1
0
0
1
1
0
0
0
0
0
0
0
0
1
1
0
0
CLC
Storage
input
outputs
clock
3
3
3
6. Introducción
• Necesidad
de
Sincronización
(Reloj):
– La
información
adicional
la
proporciona
la
señal
de
reloj,
que
marca
en
qué
precisos
instantes
se
lee
la
señal
de
entrada.
– El
reloj
convierte
la
señal
de
entrada
en
una
señal
síncrona.
Tema
4
:
Circuitos
Lógicos
Secuenciales
6
Wme
input(t)
1
1
0
1
Señal
Síncrona
(Dato
+
Clk)
=
secuencia
de
bits.
clock
CLC
Storage
input
clock
3
3
3
7. Índice
7
Tema
4
:
Circuitos
Lógicos
Secuenciales
• Introducción:
– Definición
de
CLS.
– Necesidad
de
Memoria
y
Sincronización.
• Latches
y
Flip
Flops.
• Máquinas
de
Estados:
– Mealy.
– Moore.
• Análisis.
• Síntesis:
– Mínimo
número
de
biestables.
– 1
biestable
por
estado.
• Timing.
8. Latches
y
Flip
Flops
• Un
CLS
debe
almacenar
información
que
se
uWlizará
en
el
futuro
(estado),
nuevo
elemento:
Memoria.
• ¿Cómo
almacenamos
un
valor
con
lógica
combinacional?:
– Feedback
(realimentación):
la
salida
se
conecta
a
la
entrada
y
conseguimos
que
la
señal
se
mantenga
en
el
2empo.
Tema
4
:
Circuitos
Lógicos
Secuenciales
8
¿Con
un
inversor?
out
NO,
la
señal
de
salida
no
Wene
un
valor
estable.
Pero…
¿cómo
cambio
el
valor
almacenado?
¿Y
si
uWlizo
dos?
(BIESTABLE)
out
0
1
0
1
Almaceno
un
1
Almaceno
un
0
9. ¿Cómo
consigo
volver
de
0
a
1?
Latches
y
Flip
Flops
• Cambio
del
valor
almacenado.
Tema
4
:
Circuitos
Lógicos
Secuenciales
9
Q
0
1
RESET
Q
RESET
Q
Q
RESET
SET
Q
Q
RESET
Q
Q
SET
ATENCIÓN
1
1
Q
Q
0
0
¿Q
=
Q
?
No
es
un
biestable.
El
valor
final
no
es
predecible.
R
=
S
=
1:
prohibido.
10. Latches
y
Flip
Flops
• Latch
SR:
– Elemento
de
memoria
más
simple
en
el
diseño
de
sistemas
digitales.
Tema
4
:
Circuitos
Lógicos
Secuenciales
10
S
R
Q
Q(next)
Q(next)
0
0
0
0
1
0
0
1
1
0
0
1
X
0
1
1
0
X
1
0
1
1
X
0
0
Biestable:
el
circuito
almacena
el
valor
previa-‐
mente
introducido
(memoria).
Q(next)
=
Q.
Set/Reset:
se
graba
un
nuevo
valor
de
Q.
Q(next)
puede
ser
dis2nto
a
Q.
Prohibido:
valor
final
no
biestable.
Don´t
Care:
el
valor
de
entrada
no
influye
en
la
salida
(me
da
igual
que
sea
un
1
o
un
0.
R
S
Q
Q
11. Latches
y
Flip
Flops
• Gated
D-‐Latch:
– Eliminamos
la
posibilidad
de
alcanzar
el
estado
prohibido.
– Sigue
funcionando
como
elemento
de
memoria.
Tema
4
:
Circuitos
Lógicos
Secuenciales
11
C
D
Q
Q(next)
Q(next)
0
X
0
0
1
0
X
1
1
0
1
0
X
0
1
1
1
X
1
0
S
R
Q
Q
D
C
C
D
R
S
0
0
0
0
0
1
0
0
1
0
1
0
1
1
0
1
Hold
Set/Reset
nunca
1,1
Funcionamiento:
C
=
0:
mantengo
el
valor
previamente
almacenado.
C
=
1:
Copio
el
valor
de
D
al
interior
del
lazo.
12. Latches
y
Flip
Flops
• Ejemplo
de
Funcionamiento:
Tema
4
:
Circuitos
Lógicos
Secuenciales
12
Ciclo
n
n+1
n+2
n+3
n+4
n+5
Bits
(D)
1
0
0
1
0
0
Bits
(Q)
0
1
0
0
1
0
El
valor
a
la
entrada
en
el
ciclo
n
(presente)
aparece
en
la
salida
en
el
ciclo
n+1
(futuro).
Hold
1
ciclo
C
(
clock)
D
(
data)
S/R
Q
S
R
Q
Q
D
C
13. Latches
y
Flip
Flops
• Problema:
– El
comportamiento
deseado
(Diaposi2va
anterior)
solamente
se
cumple
si
la
señal
de
entrada
no
cambia
durante
la
fase
de
Set/Reset
(clk
=
1).
Tema
4
:
Circuitos
Lógicos
Secuenciales
13
Ciclo
n
n+1
n+2
Bits
(D)
1
0
0
Bits
(Q)
0
0
1
Hold
C
(
clock)
D
(
data)
S/R
ciclo
n
ciclo
n+1
ciclo
n+2
¿SOLUCIÓN?
S
R
Q
Q
D
C
14. Latches
y
Flip
Flops
• Biestable
D
acWvado
por
flanco
(Flip
Flop):
Tema
4
:
Circuitos
Lógicos
Secuenciales
14
S
R
Q
Q
S
R
Q
Q
Master
Latch
Slave
Latch
Primera
Fase
del
ciclo
(clk
=
1):
el
estado
previamente
calculado
se
convierte
en
el
estado
actual,
y
es
enviado
a
la
salida.
Segunda
fase
del
ciclo
(clk
=
0):
el
siguiente
estado,
en
la
entrada
del
circuito,
es
almacenado
en
el
Master
Latch.
15. Latches
y
Flip
Flops
• Biestable
D
acWvado
por
flanco
(Flip
Flop):
Tema
4
:
Circuitos
Lógicos
Secuenciales
15
C
(
clock)
D
(
data)
Ciclo
n
n+1
n+2
Bits
(D)
1
0
0
Bits
(Q)
0
1
0
ciclo
n
ciclo
n+1
ciclo
n+2
D
D
C
C
Qm
Qs
D
Q
Clk
Qm
Q
Hold
Hold
Hold
¡¡CORRECTO!!
16. Latches
y
Flip
Flops
• Biestable
D
acWvado
por
flanco
(Flip
Flop):
– Elemento
básico
de
memorización
(1
bit).
– Ecuación
caracterís2ca:
q+
=
d
• q+:
estado
siguiente
(ciclo
actual+1).
• d:
valor
de
entrada
actual.
Tema
4
:
Circuitos
Lógicos
Secuenciales
16
d
q
Clk
D
Q
C
(
clock)
d(data)
q(salida)
El
valor
presente
en
d
cuando
el
reloj
hace
un
flanco
ascendente
se
copia
en
el
Flip
Flop,
y
se
manWene
hasta
el
si-‐
guiente
flanco
ascendente
(indepen-‐
dientemente
de
lo
que
haga
la
señal
de
entrada).
17. Latches
y
Flip
Flops
• Registro:
– Elemento
de
memorización
de
n
bits.
– Formado
por
n
Flip
Flops
conectados
en
paralelo.
Tema
4
:
Circuitos
Lógicos
Secuenciales
17
REG
Clk
D Q
n n
D = dn-1, dn-2, … d1, d0
Q = qn-1, qn-2, … q1, q0
Q
+
= D
D
Q
D
Q
D
Q
D
Q
d1
d0
dn-‐2
dn-‐1
q0
q1
qn-‐2
qn-‐1
18. Latches
y
Flip
Flops
• Ejercicio
1:
– Dadas
las
señales
de
reloj
y
de
entrada
del
cronograma
inferior,
completa
la
forma
de
la
señal
de
salida
si
el
elemento
de
memoria
u2lizado
es
un
latch-‐D.
El
2empo
de
propagación
de
dicho
elemento
es
10
u.t.
– Repite
el
proceso
anterior
para
un
Flip
Flop
con
el
mismo
2empo
de
propagación.
– ¿Cómo
cambia
la
señal
de
salida
si
tp
=
0?
Tema
4
:
Circuitos
Lógicos
Secuenciales
18
C
(
clock)
D
(
data)
50
100
150
200
19. Latches
y
Flip
Flops
• Ejercicio
2:
– Dadas
los
CLS
de
las
figuras
inferiores
y
el
cronograma
de
la
señal
de
entrada,
completa
la
forma
de
la
señal
de
salida
en
ambos
casos
(delay
NOT:
10
u.t.,
delay
Flip
Flop:
20
u.t.).
Tema
4
:
Circuitos
Lógicos
Secuenciales
19
input
50
100
150
200
d
Clk
D
Q
input
d
Clk
D
Q
input
20. Índice
20
Tema
4
:
Circuitos
Lógicos
Secuenciales
• Introducción:
– Definición
de
CLS.
– Necesidad
de
Memoria
y
Sincronización.
• Latches
y
Flip
Flops.
• Máquinas
de
Estados:
– Mealy.
– Moore.
• Análisis.
• Síntesis:
– Mínimo
número
de
biestables.
– 1
biestable
por
estado.
• Timing.
21. Máquinas
de
Estados
• Circuito
Secuencial
Síncrono:
– Red
de
combinacionales
y
biestables
conectados
entre
sí.
– Puede
haber
caminos
cíclicos,
pero
2enen
que
atravesar
al
menos
un
biestable.
– Todos
los
biestables
u2lizan
la
misma
señal
de
reloj.
– Las
señales
de
entrada
se
sincronizan
con
el
mismo
reloj.
Tema
4
:
Circuitos
Lógicos
Secuenciales
21
Clk
CLC2 CLC3
w0
CLC1
x
w1
D Q
D Q
D Q
22. Máquinas
de
Estados
• Circuito
Secuencial
Síncrono:
Tiempo
de
ciclo.
Tema
4
:
Circuitos
Lógicos
Secuenciales
22
z
CLC
W
X
clk
y
D
Q
D
Q
x
w
y
z
t
Clk
40
40
100
Tc > 140
Tp(FF) = 40 u.t.
Tp(CLC) = 100 u.t.
Tc ≥ Tp(FF) + Tp(CLC)
23. Máquinas
de
Estados
• Máquinas
de
Estados
(FSM):
– Cualquier
CLS
se
puede
representar
con
un
esquema
como
el
de
la
figura
inferior
(Modelo
de
Mealy):
• Agrupando
todos
los
circuitos
combinacionales
en
un
único
CLC
y
todos
los
biestables
(Flip
Flops)
en
un
único
REG.
– Se
denomina
FSM
porque
un
circuito
con
K
registros
solo
puede
estar
en
un
número
finito
(2K)
de
estados.
Tema
4
:
Circuitos
Lógicos
Secuenciales
23
REG
Clk
Entrada
Salida
Q
+
Q
k k
n m
X W
H
G
CLC
Modelo
de
Mealy:
W
=
H(X,Q)
Ec.
de
salida
Q+=
G(X,Q)
Ec.
estado
siguiente
24. Máquinas
de
Estados
• Representación
alternaWva
del
CLS
de
Mealy:
– Separando
las
funciones
H
y
G.
Tema
4
:
Circuitos
Lógicos
Secuenciales
24
REG
Clk
Entrada
Salida
Q
+
Q
k k
n m
X W
H
G
CLC
REG
Clk
Entrada
Salida
Q
+
Q
k k
n m
X W
H
G
CLC
CLC
k
n
Modelo
de
Mealy:
W
=
H(X,Q)
Ec.
de
salida
Q+=
G(X,Q)
Ec.
estado
siguiente
25. Máquinas
de
Estados
• Especificación
de
un
CLS:
– Qué
datos
necesitamos
para
caracterizar
el
circuito:
• número
de
entradas:
X=(xn-‐1,
xn-‐2,…,x1,x0).
• número
de
salidas:
W=(wm-‐1,
wm-‐2,…,w1,w0).
• número
de
estados:
Q=(qk-‐1,
qk-‐2,…,q1,q0).
• Tabla
de
verdad
de
W:
CLC
H.
• Tabla
de
verdad
de
Q+:
CLC
G.
• Estado
inicial:
Valor
inicial
de
Q.
Tema
4
:
Circuitos
Lógicos
Secuenciales
25
REG
Clk
Entrada
Salida
Q
+
Q
k k
n m
X W
H
G
CLC
CLC
k
n
26. Máquinas
de
Estados
• Ejemplo
de
Especificación
de
un
CLS:
– X=(x0),
W=(w1,w0),
Q=(q1,q0),
Estado
inicial
(0,0).
Tema
4
:
Circuitos
Lógicos
Secuenciales
26
REG
Clk Entrada
Salida
Q
+
Q
k
k n
m
X
W
H
G
CLC
CLC
k n
q1
q0
x0
w1
w0
0
0
0
0
0
0
0
1
0
1
0
1
0
1
0
0
1
1
1
1
1
0
0
0
1
1
0
1
0
0
1
1
0
0
0
1
1
1
1
0
-‐
Tabla
de
verdad
de
W
q1
q0
x0
q1
+
q0
+
0
0
0
0
0
0
0
1
0
1
0
1
0
1
0
0
1
1
0
1
1
0
0
0
1
1
0
1
0
0
1
1
0
x
x
1
1
1
x
x
-‐
Tabla
de
verdad
de
Q+
Tabla
de
Salida
Tabla
de
Transición
(estado
siguiente)
27. Máquinas
de
Estados
• Ejercicio
1:
– Dada
la
especificación
de
un
CLC
de
la
diaposi2va
anterior,
implementar
el
circuito
con
los
siguientes
componentes:
puertas
NOT,
AND
y
OR
de
3
entradas
y
Biestables
D
ac2vados
por
flanco.
Tema
4
:
Circuitos
Lógicos
Secuenciales
27
28. Máquinas
de
Estados
• Ejercicio
1:
– Dada
la
especificación
de
un
CLC
de
la
diaposi2va
anterior,
implementar
el
circuito
con
los
siguientes
componentes:
puertas
NOT,
AND
y
OR
de
3
entradas
y
Biestables
D
ac2vados
por
flanco.
Tema
4
:
Circuitos
Lógicos
Secuenciales
28
x0
q0
q1
D
Q
D
Q
clk
q1
q0
q1
+
q0
+
w0
w1
29. Máquinas
de
Estados
• Ejercicio
2:
– Dada
la
especificación
de
un
CLC
de
la
diaposi2va
anterior,
rellena
la
siguiente
tabla
con
los
valores
de
las
señales
de
salida
en
cada
ciclo
de
reloj.
Tema
4
:
Circuitos
Lógicos
Secuenciales
29
Ciclo
n
n+1
n+2
n+3
n+4
n+5
x0
0
1
1
0
1
1
w0
w1
30. Máquinas
de
Estados
• El
Grafo
de
Estados:
– Representación
alterna2va
de
la
Tabla
de
Transición.
– q1
+(ciclo
n)=
q1(ciclo
n+1).
– Facilita
el
proceso
de
síntesis:
a
par2r
de
una
descripción
textual
es
más
fácil
inferir
el
grafo
que
la
T.V.
Tema
4
:
Circuitos
Lógicos
Secuenciales
30
Formato:
Estado
ciclo
n
(q1,q0)
Estado
ciclo
n+1
(q1
+,q0
+)
Entradas
(x1,x0)
31. Máquinas
de
Estados
• De
la
T.V.
al
Grafo
de
Estados:
Tema
4
:
Circuitos
Lógicos
Secuenciales
31
REG
Clk Entrada
Salida
Q
+
Q
k
k n
m
X
W
H
G
CLC
CLC
k n
1
01
1
00
0
10
11
0
0
0
1
1
q1
q0
x0
q1
+
q0
+
0
0
0
0
0
0
0
1
0
1
0
1
0
1
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
1
1
1
0
0
0
1
1
1
0
1
Tabla
de
Transición
32. Máquinas
de
Estados
• Ejemplo
de
Especificación
de
un
CLS:
– X
=
(x0),
W
=
(w1,w0),
Q
=
(q1,q0),
Estado
inicial
(0,0).
Tema
4
:
Circuitos
Lógicos
Secuenciales
32
REG
Clk
Entrada
Salida
Q
+
Q
k
k n
m
X
W
H
G
CLC
CLC
k n
-‐
Tabla
de
verdad
de
W
Tabla
de
Salida
-‐
Tabla
de
verdad
de
Q+
Tabla
de
Transición
(estado
siguiente)
q1
q0
x0
q1
+
q0
+
0
0
0
0
0
0
0
1
0
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
1
0
1
1
0
x
x
1
1
1
x
x
q1
q0
x0
w1
w0
0
0
0
0
0
0
0
1
0
1
0
1
0
1
0
0
1
1
1
1
1
0
0
0
1
1
0
1
0
0
1
1
0
0
0
1
1
1
1
0
33. Máquinas
de
Estados
• Ejemplo
de
Especificación
de
un
CLS:
– X
=
(x0),
W
=
(w1,w0),
Q
=
(q1,q0),
Estado
inicial
(0,0).
Tema
4
:
Circuitos
Lógicos
Secuenciales
33
REG
Clk
Entrada
Salida
Q
+
Q
k
k n
m
X
W
H
G
CLC
CLC
k n
q1
q0
x0
w1
w0
0
0
0
0
0
0
0
1
0
1
0
1
0
1
0
0
1
1
1
1
1
0
0
0
1
1
0
1
0
0
1
1
0
0
0
1
1
1
1
0
-‐
Tabla
de
verdad
de
W
Tabla
de
Salida
-‐
Tabla
de
verdad
de
Q+
1
01
1
00
0
10
11
0
0
0
1
1
Grafo
de
Estados
36. Máquinas
de
Estados
• Máquinas
de
Estados,
Modelo
de
Moore:
– CLS
en
el
que
los
valores
de
salida
únicamente
dependen
del
estado,
no
de
la
señal
de
entrada.
Tema
4
:
Circuitos
Lógicos
Secuenciales
36
REG
Clk
Salida
Q
+
Q
k
k
m
X
W
H
G
CLC
CLC
k
n
MOORE
REG
Clk
Entrada
Salida
Q
+
Q
k
k
n m
X W
H
G
CLC
CLC
k
n
MEALEY
Modelo
de
Mealy:
W
=
H(X,Q)
Ec.
de
salida
Q+=
G(X,Q)
Ec.
estado
siguiente
Modelo
de
Moore:
W
=
H(Q)
Ec.
de
salida
Q+=
G(X,Q)
Ec.
estado
siguiente
37. Máquinas
de
Estados
• Especificación
de
un
CLS
Wpo
MOORE:
– X
=
(x0),
W
=
(w1,w0),
Q
=
(q1,q0),
Estado
inicial
(0,0).
Tema
4
:
Circuitos
Lógicos
Secuenciales
37
REG
Clk
Salida
Q
+
Q
k
k
m
X
W
H
G
CLC
CLC
k n
q1
q0
w1
w0
0
0
0
0
0
1
0
1
1
0
0
0
1
1
1
0
-‐
Tabla
de
verdad
de
W
Tabla
de
Salida
q1
q0
x0
q1
+
q0
+
0
0
0
0
0
0
0
1
0
1
0
1
0
1
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
1
1
1
0
0
0
1
1
1
0
1
-‐
Tabla
de
verdad
de
Q+
Tabla
de
Transición
(estado
siguiente)
38. -‐
Tabla
de
verdad
de
Q+
1
01
1
00
0
10
11
0
0
0
1
1
Grafo
de
Estados
Máquinas
de
Estados
• Especificación
de
un
CLS
Wpo
MOORE:
– X
=
(x0),
W
=
(w1,w0),
Q
=
(q1,q0),
Estado
inicial
(0,0).
Tema
4
:
Circuitos
Lógicos
Secuenciales
38
q1
q0
w1
w0
0
0
0
0
0
1
0
1
1
0
0
0
1
1
1
0
-‐
Tabla
de
verdad
de
W
Tabla
de
Salida
Igual
que
en
Mealy,
la
Tabla
de
Transiciones
se
puede
susWtuir
por
el
Grafo
de
Estados.
REG
Clk
Salida
Q
+
Q
k
k
m
X
W
H
G
CLC
CLC
k n
39. Máquinas
de
Estados
• Especificación
de
un
CLS
Wpo
MOORE:
– X
=
(x0),
W
=
(w1,w0),
Q
=
(q1,q0),
Estado
inicial
(0,0).
Tema
4
:
Circuitos
Lógicos
Secuenciales
39
q1
q0
w1
w0
0
0
0
0
0
1
0
1
1
0
0
0
1
1
1
0
Como
los
valores
de
salida
solo
dependen
del
estado,
se
pueden
incluir
en
el
Grafo
de
Estados,
que
susWtuye
ambas
T.V.
en
la
espe-‐
cificación.
Grafo
de
Estados
1
1
00
0
0
0
0
1
1
00
01
01
10
00
11
10
REG
Clk
Salida
Q
+
Q
k
k
m
X
W
H
G
CLC
CLC
k n
40. Índice
40
Tema
4
:
Circuitos
Lógicos
Secuenciales
• Introducción:
– Definición
de
CLS.
– Necesidad
de
Memoria
y
Sincronización.
• Latches
y
Flip
Flops.
• Máquinas
de
Estados:
– Mealy.
– Moore.
• Análisis.
• Síntesis:
– Mínimo
número
de
biestables.
– 1
biestable
por
estado.
• Timing.
41. Análisis
• Análisis
Lógico:
Dado
el
esquema
lógico
de
un
CLS
obtener
el
grafo
de
estados:
– PASO
1:
obtener
las
Tablas
de
Verdad
(transición
y
salida).
– PASO
2:
obtener
el
Grafo
(a
par2r
de
las
tablas).
Tema
4
:
Circuitos
Lógicos
Secuenciales
41
D
Q
D
Q
x
w
clk
q1
q0
q1
+
q0
+
q1
q0
x0
q1
+
q0
+
0
0
0
0
1
0
0
1
0
1
0
1
0
1
0
0
1
1
1
1
1
0
0
0
1
1
0
1
0
0
1
1
0
0
0
1
1
1
0
0
Tabla
de
Transición
42. Análisis
• Análisis
Lógico:
Dado
el
esquema
lógico
de
un
CLS
obtener
el
grafo
de
estados:
– PASO
1:
obtener
las
Tablas
de
Verdad
(transición
y
salida).
– PASO
2:
obtener
el
Grafo
(a
par2r
de
las
tablas).
Tema
4
:
Circuitos
Lógicos
Secuenciales
42
00
01
10
11
0
0
1
1
0
1
0
1
q1
q0
x0
q1
+
q0
+
0
0
0
0
1
0
0
1
0
1
0
1
0
1
0
0
1
1
1
1
1
0
0
0
1
1
0
1
0
0
1
1
0
0
0
1
1
1
0
0
Tabla
de
Transición
43. Análisis
• Análisis
Lógico:
Dado
el
esquema
lógico
de
un
CLS
obtener
el
grafo
de
estados:
– PASO
1:
obtener
las
Tablas
de
Verdad
(transición
y
salida).
– PASO
2:
obtener
el
Grafo
(a
par2r
de
las
tablas).
Tema
4
:
Circuitos
Lógicos
Secuenciales
43
q1
q0
w
0
0
0
0
1
1
1
0
1
1
1
0
D
Q
D
Q
x
w
clk
q1
q0
q1
+
q0
+
Tabla
de
Salida
44. Análisis
• Análisis
Lógico:
Dado
el
esquema
lógico
de
un
CLS
obtener
el
grafo
de
estados:
– PASO
1:
obtener
las
Tablas
de
Verdad
(transición
y
salida).
– PASO
2:
obtener
el
Grafo
(a
par2r
de
las
tablas).
Tema
4
:
Circuitos
Lógicos
Secuenciales
44
q1
q0
w
0
0
0
0
1
1
1
0
1
1
1
0
Tabla
de
Salida
00
0
01
10
11
0
0
1
1
0
1
0
1
0
1
1
45. Índice
45
Tema
4
:
Circuitos
Lógicos
Secuenciales
• Introducción:
– Definición
de
CLS.
– Necesidad
de
Memoria
y
Sincronización.
• Latches
y
Flip
Flops.
• Máquinas
de
Estados:
– Mealy.
– Moore.
• Análisis.
• Síntesis:
– Mínimo
número
de
biestables.
– 1
biestable
por
estado.
• Timing.
46. Timing
• Análisis
Temporal:
Dado
el
esquema
lógico
de
un
CLS,
los
2empos
de
propagación
de
los
disposi2vos
y
los
2empos
de
estabilización
de
las
entradas
y
las
salidas,
obtener
el
2empo
de
ciclo
mínimo.
• Camino
críWco:
En
un
CLS
Síncrono,
los
caminos
a
evaluar
son
diferen-‐
tes,
y
corresponden
a
los
siguientes
2pos:
– Camino
de
Biestable
a
Biestable
(B-‐B).
– Camino
de
Entrada
a
Biestable
(E-‐B).
– Camino
de
Biestable
a
Salida
(B-‐S).
Tema
4
:
Circuitos
Lógicos
Secuenciales
46
REG
Q
+
Q
k k
m
X
W
H
G
CLC
CLC
k
n
REG
Q
+
G
CLC
(B-‐B)
(B-‐S)
Tiempo
de
estabilización
de
salida
REG
Q H
CLC
Tiempo
de
estabilización
de
entrada
48. Índice
48
Tema
4
:
Circuitos
Lógicos
Secuenciales
• Introducción:
– Definición
de
CLS.
– Necesidad
de
Memoria
y
Sincronización.
• Latches
y
Flip
Flops.
• Máquinas
de
Estados:
– Mealy.
– Moore.
• Análisis.
• Síntesis:
– Mínimo
número
de
biestables.
– 1
biestable
por
estado.
• Timing.
49. Síntesis
• A
parWr
de
una
descripción
textual,
obtener
el
Circuito
Secuencial:
– El
primer
paso
es
obtener
el
Grafo
de
Estados.
– Una
vez
completado
el
grafo,
procedemos
a
la
implementación
rsica.
• Ejemplo:
Circuito
reconocedor
de
secuencias:
– Obtener
la
implementación
de
un
circuito
de
una
entrada
y
una
salida
que
reconoce
la
secuencia
011
de
valores
en
la
señal
de
entrada.
La
se-‐
ñal
de
salida
toma
valor
1
cada
vez
que
la
secuencia
a
detectar
aparece.
Tema
4
:
Circuitos
Lógicos
Secuenciales
49
CLS
y w
t
t
y
w
1 1 1 0 1 1 1 1 0 1 1 1 0 1 1 0 0 0 1 0 0 0 0 0 0 0
0
0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0
0
50. Síntesis
• Grafo
de
Estados:
Circuito
reconocedor
de
secuencias
(011).
Tema
4
:
Circuitos
Lógicos
Secuenciales
50
CLS
y w
• Paso
1:
obtener
el
estado
inicial:
• E0
(estado
inicial):
no
ha
llegado
ningún
bit
de
la
secuencia
a
reconocer.
• Salida
(para
este
estado)
w:
0.
E0
0
51. Síntesis
• Grafo
de
Estados:
Circuito
reconocedor
de
secuencias
(011).
Tema
4
:
Circuitos
Lógicos
Secuenciales
51
CLS
y w
• Paso
1:
obtener
el
estado
inicial:
• E0
(estado
inicial):
no
ha
llegado
ningún
bit
de
la
secuencia
a
reconocer.
• Salida
(para
este
estado)
w:
0.
E0
0
• Paso
2:
comienzo
a
construir
el
grafo:
• Si
me
encuentro
en
el
estado
inicial,
¿qué
ocurre
para
cada
posible
valor
de
entrada
del
CLS?:
• Llega
un
1:
sigue
sin
llegar
un
bit
de
la
secuencia
(me
quedo
en
E0).
• Llega
un
0:
llega
el
1er
bit
de
la
secuencia
(nuevo
estado
E1).
E1
0
1
0
52. Síntesis
• Paso
3:
repe2mos
el
procedimiento
del
paso
anterior:
– Lo
hacemos
así
hasta
tener
completo
el
grafo.
Tema
4
:
Circuitos
Lógicos
Secuenciales
52
CLS
y w
E0
0
E1
0
1
0
E2
0
E3
1
• Grafo
de
Estados:
Circuito
reconocedor
de
secuencias
(011).
1
0
1
0
0
1
E0:
ningún
bit
de
la
secuencia.
E1:
ha
llegado
1
bit
de
la
secuencia
(0).
E2:
han
llegado
2
bits
de
la
secuencia
(01).
E3:
han
llegado
los
3
bits
de
la
secuencia
(011)
-‐>
Salida
=
1.
53. Síntesis
• Ejercicio
1:
– Obtener
el
grafo
de
estados
de
un
contador
up/down
módulo
7.
El
contador
2ene
dos
entradas:
count
Enable
(E)
y
count
Direc2on
(D).
Cuando
E
=
1
el
contador
cuenta
en
la
dirección
especificada
por
D,
y
termina
cuando
E
=
0.
El
contador
cuenta
hacia
arriba
si
D
=
0
y
hacia
abajo
si
D
=
1.
El
contador
2ene
una
salida
Y
que
toma
valor
1
cuando
el
contador
alcanza
el
valor
7
o
el
valor
0.
Tema
4
:
Circuitos
Lógicos
Secuenciales
53
54. Síntesis
• Ejercicio
2:
– Obtener
el
grafo
de
estados
de
una
puerta
con
cerradura
de
apertura
por
secuencia
de
dígitos.
El
display
2ene
los
botones
mostrados
en
la
fi-‐
gura
inferior.
Cada
vez
que
pulsamos
una
tecla
la
señal
Push
se
ac2va,
y
las
señales
numi
indican
la
tecla
que
se
pulsó
(valor
en
binario).
La
señal
de
Reset
sirve
para
reiniciar
la
introducción
del
código
de
apertura.
– El
circuito
2ene
dos
señales
de
Salida:
Open
y
Block.
Para
que
la
señal
Open
se
ac2ve
y
la
puerta
se
abra,
debemos
introducir:
0-‐3-‐2.
Si
intro-‐
ducimos
una
secuencia
de
tres
dígitos
incorrecta,
la
puerta
se
bloquea
(ac2vamos
señal
Block).
Tema
4
:
Circuitos
Lógicos
Secuenciales
54
0
1
2
3
R
num
2
Push
Reset
CLS
clk
Open
Block
55. Síntesis
• Ejercicio
3:
– Marge
quiere
instalar
un
sistema
de
alarma
que
la
indique
las
per-‐
sonas
que
se
encuentran
en
la
cocina
en
todo
momento.
Para
ello,
se
instalan
dos
sensores
en
el
marco
de
la
puerta
tal
y
como
mues-‐
tra
la
figura.
Estos
sensores
toman
valor
1
si
su
flujo
es
interrumpi-‐
do,
siendo
0
el
resto
del
2empo.
Sabiendo
que
Bart
y
Homer
no
ca-‐
ben
por
la
puerta
si
intentan
entrar
a
la
vez,
Determina
el
grafo
de
estados
del
circuito
que
avisará
a
Marge.
Tema
4
:
Circuitos
Lógicos
Secuenciales
55
S0
S1
56. Síntesis
• Del
Grafo
de
Estados
a
la
Implementación
del
Circuito:
– El
Grafo
de
Estados
nos
proporciona
las
tablas
de
verdad.
– Codificaremos
los
estados
(binario)
con
el
número
mínimo
de
biestables:
• Suponiendo
n
estados:
número
de
biestables=
int(log2n).
– Conocidas
las
tablas,
la
síntesis
u2liza
las
mismas
técnicas
vistas
para
CLCs.
• Implementación
de
los
CLCs
de
estado
siguiente
y
salida:
– Con
Not,
And
y
Or
en
suma
de
minterms.
– Con
decodificadores
y
puertas
Or.
– Con
ROMs:
• Dos
ROMs.
• Una
ROM.
• Una
ROM
y
un
Mul2plexor
de
buses.
Tema
4
:
Circuitos
Lógicos
Secuenciales
56
57. Síntesis
• Determinación
de
las
Tablas
de
Verdad:
– Grafo
de
Estados:
Circuito
reconocedor
de
secuencias
(011).
Tema
4
:
Circuitos
Lógicos
Secuenciales
57
E0
0
E1
0
1
0
E2
0
E3
1
1
0
1
0
0
1
Estado
Codif.
E0
00
E1
01
E2
10
E3
11
q1
q0
w1
0
0
0
0
1
0
1
0
0
1
1
1
Tabla
de
Salida
Tabla
de
Transición
q1
q0
x0
q1
+
q0
+
0
0
0
0
1
0
0
1
0
0
0
1
0
0
1
0
1
1
1
0
1
0
0
0
1
1
0
1
1
1
1
1
0
0
1
1
1
1
0
0
Codif.
de
Estado
58. Síntesis
• Implementación
con
Dos
ROMs:
– Grafo
de
Estados:
Circuito
reconocedor
de
secuencias
(011).
Tema
4
:
Circuitos
Lógicos
Secuenciales
58
Est.
Cod.
E0
00
E1
01
E2
10
E3
11
q1
q0
w
0
0
0
0
1
0
1
0
0
1
1
1
Tabla
d
e
S
alida
Tabla
d
e
T
ransición
q1
q0
x
q1
+
q0
+
0
0
0
0
1
0
0
1
0
0
0
1
0
0
1
0
1
1
1
0
1
0
0
0
1
1
0
1
1
1
1
1
0
0
1
1
1
1
0
0
Codif.
E
stado
REG
Clk
Salida
Q
+ Q
2 2
X
W
H
G
CLC
CLC
2
w
q0
q1
q0
+
q1
+
x
q0
q1
ROM
0
1
Dec
0
1
2
3
4
5
6
7
2
0
1
0
1
2
3
ROM
59. Síntesis
• Implementación
con
Una
ROM
(Mealy):
– Grafo
de
Estados:
Circuito
reconocedor
de
secuencias
(011).
Tema
4
:
Circuitos
Lógicos
Secuenciales
59
Est.
Cod.
E0
00
E1
01
E2
10
E3
11
Tabla
d
e
T
ransición/Salida
q1
q0
x
q1
+
q0
+
w
0
0
0
0
1
0
0
0
1
0
0
0
0
1
0
0
1
0
0
1
1
1
0
0
1
0
0
0
1
0
1
0
1
1
1
0
1
1
0
0
1
1
1
1
1
0
0
1
Codif.
E
stado
REG
Clk
Entrada
Salida
Q
+
Q
2 2
X W
H
G
CLC
x
q0
q0
+
q1
+
q1
w
0
1
Dec
0
1
2
3
ROM
4
5
6
7
2
60. Síntesis
• Implementación
con
Una
ROM
y
MulWplexor.
Tema
4
:
Circuitos
Lógicos
Secuenciales
60
Tabla
d
e
T
ransición/Salida
q1
q0
x
q1
+
q0
+
w
0
0
0
0
1
0
0
0
1
0
0
0
0
1
0
0
1
0
0
1
1
1
0
0
1
0
0
0
1
0
1
0
1
1
1
0
1
1
0
0
1
1
1
1
1
0
0
1
Tabla
d
e
T
ransición/
Salida
X=1
X=0
q1
q0
q1
+
q0
+
q1
+
q0
+
w
0
0
0
0
0
1
0
0
1
1
0
0
1
0
1
0
1
1
0
1
0
1
1
0
0
0
1
1
REG
Clk
Entrada
Q
+
Q
2 2
X W
H
G
CLC
REG
Clk
Salida
Q
+
q0
X
W
H
Gx=0
CLC
Gx=1
q1
q0
+
q1
+
61. Síntesis
• Ejercicio:
– Dado
el
grafo
de
estados
inferior,
implementar
su
circuito
correspondien-‐
te
u2lizando
el
número
mínimo
de
biestables
y:
• Dos
ROM
del
tamaño
que
consideres
necesario.
• Una
SoIa
ROM.
• Una
Sola
ROM
y
un
Mul2plexor.
Tema
4
:
Circuitos
Lógicos
Secuenciales
61
Grafo
de
Estados
11
00
10
01
01
01
11
10
10
11
00 00
01
01
10
11
00
00
62. Síntesis
• Implementación
con
un
Biestable
por
estado,
DemulWplexores
y
puertas
OR:
– A
par2r
del
Grafo
de
Estados
del
circuito.
Tema
4
:
Circuitos
Lógicos
Secuenciales
62
E0
0
01
E1
10
0
1
1
PASO
1:
asignamos
un
biestable
a
cada
estado.
D
Q
D
Q
E0
E1
63. Síntesis
• Implementación
con
un
Biestable
por
estado,
DemulWplexores
y
puertas
OR:
– A
par2r
del
Grafo
de
Estados
del
circuito.
Tema
4
:
Circuitos
Lógicos
Secuenciales
63
0
0
1
1
PASO
2:
se
conecta
la
salida
de
una
puerta
OR
a
la
entrada
D
de
cada
biestable.
El
número
de
entradas
de
la
OR
será
igual
al
número
de
arcos
que
llegan
al
Nodo
(biestable).
2
arcos
-‐>
2
entradas
2
arcos
-‐>
2
entradas
E0
01
E1
10
D
Q
D
Q
E0
E1
64. Síntesis
• Implementación
con
un
Biestable
por
estado,
DemulWplexores
y
puertas
OR:
– A
par2r
del
Grafo
de
Estados
del
circuito.
Tema
4
:
Circuitos
Lógicos
Secuenciales
64
PASO
3:
en
la
salida
de
cada
Biestable
se
conecta
un
demul2plexor.
Tendrá
tantas
señales
de
selección
como
señales
de
entrada
2ene
el
circuito.
Se
conectan
las
entradas
del
circuito
a
las
señales
de
selec-‐
ción
de
cada
mul2plexor.
x
x
0
0
1
1
E0
0
01
E1
10
0
1
1
D
Q
D
Q
E0
E1
65. Síntesis
• Implementación
con
un
Biestable
por
estado,
DemulWplexores
y
puertas
OR:
– A
par2r
del
Grafo
de
Estados
del
circuito.
Tema
4
:
Circuitos
Lógicos
Secuenciales
65
PASO
4:
se
conectan
las
salidas
de
los
demul2plexores
con
las
entradas
de
las
OR,
de
acuerdo
con
el
grafo.
0
0
1
1
E0
0
01
E1
10
0
1
1
D
Q
D
Q
E0
E1
x
x
66. Síntesis
• Implementación
con
un
Biestable
por
estado,
DemulWplexores
y
puertas
OR:
– A
par2r
del
Grafo
de
Estados
del
circuito.
Tema
4
:
Circuitos
Lógicos
Secuenciales
66
PASO
5:
cada
señal
de
salida
se
forma
con
la
OR
de
las
salidas
de
los
biestables
de
los
estados
en
que
vale
1
esa
salida.
0
0
1
1
w0
w1
E0
0
01
E1
10
0
1
1
D
Q
D
Q
E0
E1
67. Síntesis
• Ejercicio:
– Dado
el
grafo
de
estados
inferior,
implementar
su
circuito
correspondiente
u2lizando
un
biestable
por
estado.
Tema
4
:
Circuitos
Lógicos
Secuenciales
67
Grafo
de
Estados
00
11
10
10
10
11
01
01
11
00 00
E2
11
E1
01
E0
00
01